一种数模混合的接口控制电路制造技术

本实用新型专利技术提供一种数模混合的接口控制电路，其包括：共享引脚；模式检测电路，其用于检测总线传输是否启动，并基于检测结果通过其输出端输出模式判断信号mode；引脚逻辑电路，其输入端与所述模式检测电路的输出端相连，其输出端与所述共享引脚相连，所述引脚逻辑电路基于所述模式检测电路输出的所述模式判断信号mode配置所述共享引脚为数字模式下的数据信号引脚或模拟模式下的模拟信号引脚。与现有技术相比，本实用新型专利技术可以使同一个引脚承担数字模式下的数据信号引脚或者模拟模式下的模拟信号引脚的两种功能。拟信号引脚的两种功能。拟信号引脚的两种功能。

【技术实现步骤摘要】
一种数模混合的接口控制电路


[0001]本技术涉及芯片设计
，尤其涉及一种数模混合的接口控制电路。

技术介绍

[0002]现有设计：当前混合芯片设计当中，要求的管脚数量越来越少，对pad(即引脚或管脚)集成化的接口电路需求增强，电路的模拟信号输出，数字电路输入输出，现有的做法是在内部芯片中分别增加一个专用管脚，一个是专供电路的模拟信号输出，另一个是专供数字电路输入输出，这样既增加了芯片版图面积，又增加了封装尺寸和管脚数量，成本很高。
[0003]因此，亟需提出一种新的技术方案来解决上述问题。

技术实现思路

[0004]本技术的目的之一在于提供一种数模混合的接口控制电路，其可以使同一个引脚承担数字模式下的数据信号引脚或者模拟模式下的模拟信号引脚的两种功能。
[0005]根据本技术的一个方面，本技术提供一种数模混合的接口控制电路，其包括：共享引脚；模式检测电路，其用于检测总线传输是否启动，并基于检测结果通过其输出端输出模式判断信号mode；引脚逻辑电路，其输入端与所述模式检测电路的输出端相连，其输出端与所述共享引脚相连，所述引脚逻辑电路基于所述模式检测电路输出的所述模式判断信号mode配置所述共享引脚为数字模式下的数据信号引脚或模拟模式下的模拟信号引脚。
[0006]进一步的，当检测到总线传输已启动时，所述模式检测电路输出所述模式判断信号mode的第一逻辑电平；否则，所述模式检测电路输出所述模式判断信号mode的第二逻辑电平；当所述模式判断信号mode为第一逻辑电平时，所述引脚逻辑电路配置所述共享引脚为数字模式下的数据信号引脚；当所述模式判断信号mode为第二逻辑电平时，所述引脚逻辑电路配置所述共享引脚为模拟模式下的模拟信号引脚。
[0007]进一步的，所述总线传输为I2C总线传输；所述模式检测电路的输入端与串行时钟线引脚相连；所述模式检测电路通过判断在预定时长内所述串行时钟线引脚是否有预定个数的时钟信号到达，来检测所述总线传输是否启动。
[0008]进一步的，所述数模混合的接口控制电路还包括第一电阻R1，所述串行时钟线引脚经所述电阻R1与电源端VDDIO相连。
[0009]进一步的，所述数模混合的接口控制电路还包括第二电阻R2，所述共享引脚为串行数据线引脚；所述共享引脚经所述电阻R1与电源端VDDIO相连。
[0010]进一步的，所述模式检测电路包括：时钟检测器，其用于检测所述串行时钟线引脚是否有时钟脉冲，并基于检测结果通过其输出端输出数字模式启动信号start，当检测到所述串行时钟线引脚有时钟脉冲时，所述时钟检测器输出数字模式启动信号start的第一逻辑电平；否则，所述时钟检测器输出所述数字模式启动信号start的第二逻辑电平；模式检测单元，其使能端与所述时钟检测器的输出端相连，当所述数字模式启动信号start为第二
逻辑电平时，使所述模式检测单元不工作；当所述数字模式启动信号start为第一逻辑电平时，使能所述模式检测单元工作，此时，所述模式检测单元用于判断在预定时长内所述串行时钟线引脚是否有预定个数的时钟信号到达，并基于判断结果通过其输出端输出所述模式判断信号mode。
[0011]进一步的，当在预定时长内SCL引脚有预定个数的时钟信号到达时，表示检测到I2C总线传输已启动，所述模式检测单元输出所述模块判断信号mode的第一逻辑电平；否则，所述模式检测单元输出所述模块判断信号mode的第二逻辑电平。
[0012]进一步的，所述模式检测单元包括：时长产生器，其使能端与所述时钟检测器的输出端相连，当所述数字模式启动信号start为第二逻辑电平时，使所述时长产生器不工作；当所述数字模式启动信号start为第一逻辑电平时，使能所述时长产生器工作，此时，所述时长产生器开始计时，并在预定时长到达后通过其输出端输出时长信号tims的第一逻辑电平，否则，所述时长产生器通过其输出端输出所述时长信号tims的第二逻辑电平；时钟计数器，其使能端与所述时钟检测器的输出端相连，其第一输入端与所述串行时钟线引脚相连，当所述数字模式启动信号start为第二逻辑电平时，使所述时钟计数器不工作；当所述数字模式启动信号start为第一逻辑电平时，使所述能时钟计数器工作，此时，所述时钟计数器计数所述串行时钟线引脚的时钟个数，并在计数值达到预定个数后通过其输出端输出计数信号counter的第一逻辑电平，否则，所述时钟计数器输出端输出所述计数信号counter的第二逻辑电平；模式判断单元，其第一输入端与所述时长产生器的输出端相连，其第二输入端与所述时钟计数器的输出端相连，所述模式判断单元基于所述时长信号tims和所述计数信号counter，判断在预定时长内SCL引脚是否有预定个数的时钟信号到达，并基于判断结果通过其输出端输出模式判断信号mode。
[0013]进一步的，所述时钟计数器的第二输入端与所述时长产生器的输出端相连；
[0014]当所述时长产生器在预定时长到达后通过其输出端输出时长信号tims的第一逻辑电平时，所述时钟计数器重置或清零。
[0015]进一步的，所述预定时长为1毫秒；所述预定个数为8。
[0016]进一步的，所述引脚逻辑电路基于所述模式检测电路输出的所述模式判断信号mode配置所述共享引脚为数字模式下的数据输入输出引脚或模拟模式下的模拟信号输出引脚。
[0017]与现有技术相比，本技术可以使同一个引脚承担数字模式下的数据信号引脚或模拟模式下的模拟信号引脚的两种功能，从而减少了引脚数量，即节省了芯片面积和制造成本，又节约了封装测试成本，使得最后的产品总成本大幅降低。
【附图说明】
[0018]为了更清楚地说明本技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：
[0019]图1为本技术在一个实施例中的数模混合的接口控制电路的结构框图；
[0020]图2为本技术在一个实施中的如图1所示的SCL引脚的时钟信号和时钟计数器
输出的计数信号counter的时序图。
【具体实施方式】
[0021]为使本技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本技术作进一步详细的说明。
[0022]此处所称的“一个实施例”或“实施例”是指可包含于本技术至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。
[0023]在本技术的描述中，需要理解的是，术语“上”、“下”、“左”、“右”、“顶”、“底”、“内”、“外”等指示的方位或位本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数模混合的接口控制电路，其特征在于，其包括：共享引脚；模式检测电路，其用于检测总线传输是否启动，并基于检测结果通过其输出端输出模式判断信号mode；引脚逻辑电路，其输入端与所述模式检测电路的输出端相连，其输出端与所述共享引脚相连，所述引脚逻辑电路基于所述模式检测电路输出的所述模式判断信号mode配置所述共享引脚为数字模式下的数据信号引脚或模拟模式下的模拟信号引脚。2.根据权利要求1所述的数模混合的接口控制电路，其特征在于，所述总线传输为I2C总线传输；所述模式检测电路的输入端与串行时钟线引脚相连；所述模式检测电路通过判断在预定时长内所述串行时钟线引脚是否有预定个数的时钟信号到达，来检测所述总线传输是否启动。3.根据权利要求2所述的数模混合的接口控制电路，其特征在于，其还包括第一电阻R1，所述串行时钟线引脚经所述电阻R1与电源端VDDIO相连。4.根据权利要求3所述的数模混合的接口控制电路，其特征在于，其还包括第二电阻R2，所述共享引脚为串行数据线引脚；所述共享引脚经所述电阻R1与电源端VDDIO相连。5.根据权利要求2
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4任一所...

【专利技术属性】
技术研发人员：金羊华，丁希聪，郭亚，柯亮，
申请(专利权)人：美新半导体天津有限公司，
类型：新型
国别省市：