交换机时钟电路制造技术

本发明专利技术揭示了一种交换机时钟电路，包括集成电路芯片单元、与所述集成电路芯片单元连接的时钟输入电路单元和滤波稳压电路单元，所述集成电路芯片单元包括芯片，所述时钟输入电路单元设有钟振X1，所述钟振X1为芯片提供一个既定波动频率的有源钟振，所述滤波稳压电路单元包括均与所述芯片连接的隔离元件和滤波组件，所述芯片U1连接有耦合隔直路电路单元，所述耦合隔直路电路单元输出多路LVDS差分时钟电路，还包括同步时钟输入单元，用于对输出的时钟偏差进行调整。如此设置，能够输出多路不同形式的差分时钟到负载端，时钟精确性高、信号稳定。信号稳定。信号稳定。

【技术实现步骤摘要】
交换机时钟电路


[0001]本专利技术涉及时钟
，尤其涉及一种交换机时钟电路。

技术介绍

[0002]交换机的数字系统在处理信号时是按节拍一步一步地进行的，系统各部分也是按节拍做的，要使电路的各部分统一节拍就需要一个“时钟信号”，产生这个时钟信号的电路就是时钟电路。
[0003]传统的交换机原始的每一组时钟采用一个单独的时钟源，当应用在高端交换机产品线，因为高端交换机的网口比较多，用到的参考时钟会比较多，导致精度不高，且每一组的联系性也不好。
[0004]因此，有必要提供一种交换机时钟电路以解决上述问题。

技术实现思路

[0005]本专利技术的目的在于提供一种时钟精确性高、信号稳定的交换机时钟电路以解决上述技术问题。
[0006]为实现上述目的，本专利技术采用如下技术方案：
[0007]一种交换机时钟电路，包括集成电路芯片单元、与所述集成电路芯片单元连接的时钟输入电路单元和滤波稳压电路单元，所述集成电路芯片单元包括芯片，所述时钟输入电路单元设有钟振X1，所述钟振X1为芯片提供一个既定波动频率的有源钟振，所述滤波稳压电路单元包括均与所述芯片连接的隔离元件和滤波组件，所述芯片U1连接有耦合隔直路电路单元，所述耦合隔直路电路单元输出多路LVDS差分时钟电路，还包括同步时钟输入单元，用于对输出的时钟偏差进行调整。
[0008]作为本专利技术进一步改进的技术方案，所述芯片U1的8脚与所述钟振X1的3脚连接，所述时钟输入电路单元还包括电阻R13、电阻(R14)，所述电阻R13、所述电阻R14依次串联的连接在所述钟振X1的3脚与所述芯片U1的8脚之间。
[0009]作为本专利技术进一步改进的技术方案，所述时钟输入电路单元还包括磁珠L1、电容C12、电容C13，所述磁珠L1与所述钟振X1的4脚连接，所述电容C12、所述电容C13并联后的一端连接在所述磁珠L1和所述钟振X1的4脚之间，另一端接地。
[0010]作为本专利技术进一步改进的技术方案，所述时钟输入电路单元(20)还包括电容C10、电容C14，所述电容C10、所述电容C14一端连接于所述电阻R14与所述芯片U1的8脚之间，所述电容C14的另一端接地。
[0011]作为本专利技术进一步改进的技术方案，所述隔离元件包括磁珠L2、磁珠L9、磁珠L11，所述磁珠L2、L9、L11为95ohm
‑
145ohm的磁珠。
[0012]作为本专利技术进一步改进的技术方案，所述磁珠L2与所述芯片U1的13脚连接，所述磁珠L9、所述磁珠L11并联后与所述芯片U1的46脚、60脚连接。
[0013]作为本专利技术进一步改进的技术方案，所述滤波组件选择电感滤波L
‑
C，包括磁珠
L3、磁珠L4、磁珠L5、磁珠L6、磁珠L7、磁珠L8、磁珠L10、磁珠L12、磁珠L13、磁珠L14，所述磁珠为480ohm
‑
720ohm的高阻抗磁珠。
[0014]作为本专利技术进一步改进的技术方案，所述芯片U1是型号为Au5315的可编程时钟芯片。
[0015]作为本专利技术进一步改进的技术方案，所述的交换机时钟电路，还包括与所述集成电路芯片单元连接的控制单元，所述控制单元为通讯接口，所述芯片U1通过内部外围I2C或者SPI总线接口进行编程，所述控制单元通过I2C或者SPI总线接口，进行配置或者进行输出不同时钟。
[0016]作为本专利技术进一步改进的技术方案，所述的交换机时钟电路，还包括与所述集成电路芯片单元连接的外围配置电路单元。
[0017]相较于现有技术，本专利技术的有益效果在于：
[0018]1、采用一颗高精度且可编程时钟芯片芯片U1驱动后端负载的电路，通过单一精准的外围钟振X1提供时钟源给这颗时钟芯片U1，可以输出8路不同形式的差分时钟给到负载端，内部精准倍频，该时钟走线不长，产生的信号不容易震荡，产品稳定；
[0019]2、共用一颗外围钟振X1来倍频，不用每一路都加钟振，每一路时钟误差较小、节省电路空间钟振；
[0020]3、所述差分时钟电路可以给到后端CPU负载进行工作，电路信号具有伏值低、抗干扰强、精度高等等特点，可以保证后端有近25Gbps的速率传输能力。
附图说明
[0021]图1是本专利技术交换机时钟电路的框图；
[0022]图2是图1的电路图；
[0023]图3是图2中时钟输入电路单元的电路图；
[0024]图4是图2中滤波稳压电路单元的电路图；
[0025]图5是图2中外围配置电路单元的电路图；
[0026]图6是图2中耦合隔直路电路单元的电路图；
[0027]图7是图2中同步时钟输入单元的电路图。
具体实施方式
[0028]下面将结合附图详细地对本专利技术示例性具体实施方式进行说明。如果存在若干具体实施方式，在不冲突的情况下，这些实施方式中的特征可以相互组合。当描述涉及附图时，除非另有说明，不同附图中相同的数字表示相同或相似的要素。以下示例性具体实施方式中所描述的内容并不代表与本专利技术相一致的所有实施方式；相反，它们仅是与本专利技术的权利要求书中所记载的、与本专利技术的一些方面相一致的装置、产品和/或方法的例子。
[0029]在本专利技术中使用的术语是仅仅出于描述具体实施方式的目的，而非旨在限制本专利技术的保护范围。在本专利技术的说明书和权利要求书中所使用的单数形式的“一种”、“所述”或“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。
[0030]应当理解，本专利技术的说明书以及权利要求书中所使用的，例如“第一”、“第二”以及类似的词语，并不表示任何顺序、数量或者重要性，而只是用来区分特征的命名。同样，“一
个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。除非另行指出，本专利技术中出现的“前”、“后”、“上”、“下”等类似词语只是为了便于说明，而并非限于某一特定位置或者一种空间定向。“包括”或者“包含”等类似词语是一种开放式的表述方式，意指出现在“包括”或者“包含”前面的元件涵盖出现在“包括”或者“包含”后面的元件及其等同物，这并不排除出现在“包括”或者“包含”前面的元件还可以包含其他元件。本专利技术中如果出现“若干”，其含义是指两个以及两个以上。
[0031]参见图1至图7，本专利技术揭示一种交换机时钟电路，包括集成电路芯片单元10、与集成电路芯片单元10连接的时钟输入电路单元20和控制单元50。
[0032]集成电路芯片单元10包括型号为Au5315的芯片U1，所述芯片U1是一款可编程时钟芯片，工作之前需要连接电源。具体的，芯片U1的13脚、46脚、60脚为控制电源输入管脚，在保证3.3V的输入下产品能够简单的工作，外部总线接口可以工作。
[0033]参见图2和图4，芯片U1的13脚、46脚、60脚与滤波稳压电路单元30连接。而滤波稳压电路单元30为电源滤波电路，电源电压为3.3V，采用隔离组件进行隔离，优选的，隔离组件包括的磁珠L2、磁珠L9、本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种交换机时钟电路，其特征在于，包括集成电路芯片单元(10)、与所述集成电路芯片单元(10)连接的时钟输入电路单元(20)和滤波稳压电路单元(30)，所述集成电路芯片单元(10)包括芯片(U1)，所述时钟输入电路单元(20)设有钟振(X1)，所述钟振(X1)为芯片(U1)提供一个既定波动频率的有源钟振，所述滤波稳压电路单元(30)包括均与所述芯片(U1)连接的隔离元件和滤波组件，所述芯片(U1)连接有耦合隔直路电路单元，所述耦合隔直路电路单元输出多路LVDS差分时钟电路，还包括同步时钟输入单元(80)，用于对输出的时钟偏差进行调整。2.如权利要求1所述的交换机时钟电路，其特征在于：所述芯片(U1)的8脚与所述钟振(X1)的3脚连接，所述时钟输入电路单元(20)还包括电阻(R13)、电阻(R14)，所述电阻(R13)、所述电阻(R14)依次串联的连接在所述钟振(X1)的3脚与所述芯片(U1)的8脚之间。3.如权利要求2所述的交换机时钟电路，其特征在于：所述时钟输入电路单元(20)还包括磁珠(L1)、电容(C12)、电容(C13)，所述磁珠(L1)与所述钟振(X1)的4脚连接，所述电容(C12)、所述电容(C13)并联后的一端连接在所述磁珠(L1)和所述钟振(X1)的4脚之间，另一端接地。4.如权利要求3所述的交换机时钟电路，其特征在于：所述时钟输入电路单元(20)还包括电容(C10)、电容(C14)，所述电容(C10)、所述电容(C14)一端连接于所述电阻(R14)与所述芯片(U1)的8脚之间，所述电容(C14)的另一端接地。...

【专利技术属性】
技术研发人员：周礼培，
申请(专利权)人：立讯电子科技昆山有限公司，
类型：发明
国别省市：