一种高性能片上网络容错路由器装置制造方法及图纸

本发明专利技术公开一种高性能片上网络容错路由器装置，包括相互连接的用于缓存输入数据的缓冲模块以及用于实现路由功能的路由器模块，还包括连接在缓冲模块与路由器模块之间的纠错控制模块，纠错控制模块包括相互连接的ECC单元以及缓存单元，ECC单元接入缓冲模块输出的数据进行错误检测，根据检测结果产生控制信号输出给路由器模块的输出端以进行使能控制，并当检测到错误发生时将检测信号与生成的纠正后数据输出给缓存单元，以控制缓存单元将纠正后数据提供给路由器模块进行再次计算。本发明专利技术能够在保证高性能的前提下实现容软错误控制，既不会引入额外用于ECC的流水级，也不会增加关键路径长度。关键路径长度。关键路径长度。

【技术实现步骤摘要】
一种高性能片上网络容错路由器装置


[0001]本专利技术涉及片上网络(Networks－on－Chip，NoC)
，尤其涉及一种高性能片上网络容错路由器装置。

技术介绍

[0002]片上网络NoC是用于高性能处理器互连网络的常用技术。随着摩尔定律带来的逐渐失效，当下的微处理器已经从单核心进入多核心时代，片上网络发挥着越来越重要的作用。然而，随着工艺尺寸的缩减，NoC的路由器发生软错误的概率逐渐变大，可能会使系统崩溃。软错误是指由于宇宙的粒子照射，存储单元出现错误的翻转的情况。软错误并不是永久错误，可以通过重写入数据解决，但它的存在却也会造成系统的可靠性下降。
[0003]纠错码(Error Correction Code，ECC)常用于片上网络的容软错误。传统的片上网络容错方法大都基于以下两种机制：一是增加额外的流水级专门用于ECC检纠错，即将ECC设计为单独的流水级，如图1所示；二是针对不同的数据信息采用不同的容错技术，并通过精细化地设计使得路由器在保证高可靠性的同时维持高性能。然而，上述两种方法都有着各自的缺陷，第一种采用增加额外流水级的方式，虽然结构简单但增加了流水级，造成路由器性能损失；而第二种针对不同数据信息采用不同容错技术的方式，虽然可以通过重叠延时规避额外流水线级数的引入，但是由于需要进行精细化地设计，故而会带来极大的设计复杂性，同时也会难免引入较多的控制逻辑而导致关键路径增加，进而使路由器的主频降低，带来性能损失。

技术实现思路

[0004]本专利技术要解决的技术问题就在于：针对现有技术存在的技术问题，本专利技术提供一种结构简单、成本低且扩展性好的高性能片上网络容错路由器装置，能够在保证高性能的前提下实现容软错误控制，且既不会引入额外用于ECC的流水级，又不会增加关键路径长度。
[0005]为解决上述技术问题，本专利技术提出的技术方案为：
[0006]一种高性能片上网络容错路由器装置，包括相互连接的用于缓存输入数据的缓冲模块以及用于实现路由功能的路由器模块，还包括连接在所述缓冲模块与所述路由器模块之间的纠错控制模块，所述纠错控制模块包括相互连接的ECC单元以及缓存单元，所述ECC单元接入所述缓冲模块输出的数据进行错误检测，根据检测结果产生控制信号输出给所述路由器模块的输出端以进行使能控制，并当检测到错误发生时将检测信号与生成的纠正后数据输出给所述缓存单元，以控制所述缓存单元将所述纠正后数据提供给所述路由器模块进行再次计算。
[0007]进一步的，ECC单元包括检测信号输出端以及纠正数据输出端，所述检测信号输出端与所述路由器模块的输出控制端连接，所述纠正数据输出端通过所述缓存单元连接至所述路由器模块的输入端。
[0008]进一步的，所述ECC单元中若检测结果为没有发生错误时，则发送第一控制信号以使得所述路由器模块的输出信号有效，若检测结果为发生错误时，则发送第二控制信号给所述路由器模块以使得所述路由器模块的输出信号无效。
[0009]进一步的，所述缓存单元包括用于暂存纠正后数据的纠正数据寄存器以及用于暂存所述ECC单元输出的检测信号的检测信号寄存器。
[0010]进一步的，所述纠错控制模块还包括选择输出单元，所述选择输出单元的输入端分别连接所述缓冲模块的输出端、所述纠正数据寄存器的输出端，所述选择输出单元的输出端连接所述路由器模块的输入端，所述选择输出单元的控制端与所述检测信号寄存器的输出端连接，以根据所述ECC单元的检测结果控制输出所述缓冲模块的数据或所述缓存单元输出的纠正后数据。
[0011]进一步的，当所述ECC单元的检测结果为没有发生错误时，控制所述选择输出单元输出所述缓冲模块的数据给所述路由器模块，当所述ECC单元的检测结果为发生错误时，控制所述选择输出单元输出所述纠正后数据给所述路由器模块。
[0012]进一步的，所述选择输出单元为二选一选择器。
[0013]进一步的，所述纠错控制模块与所述路由器模块并行执行。
[0014]进一步的，所述路由器模块包括用于路由计算的LRC单元、用于虚通道分配的虚通道分配单元以及用于开关分配的开关分配单元。
[0015]进一步的，所述路由器模块的输出端连接至下一级电路。
[0016]与现有技术相比，本专利技术的优点在于：本专利技术基于推测执行思想，利用NoC中虚通道输出数据可以被旁路的特性，将原本与路由器本身的路由功能串行的ECC重排至并行执行，ECC没有检测到错误时路由器模块正常计算，仅在ECC发现错误时，引入额外的流水级使用ECC纠正后的数据再次进行计算，可以有效提高容软错误路由器性能，实现高性能容软错误的片上网络路由器，且不会引入额外用于ECC的流水级，也不会增加关键路径的长度，同时容错控制并不局限于特定的ECC编码，还具有高可扩展性。
附图说明
[0017]图1是传统含ECC功能的片上网络路由器流水线的原理示意图。
[0018]图2是本专利技术高性能片上网络容错路由器装置实现纠错控制的流水控制原理示意图。
[0019]图3是本实施例高性能片上网络容错路由器装置的结构示意图。
[0020]图4是本实施例高性能片上网络容错路由器装置实现纠错控制的实现流程示意图。
[0021]图例说明：1、缓冲模块；2、路由器模块；3、纠错控制模块；301、ECC单元；302、缓存单元；321、纠正数据寄存器；322、检测信号寄存器；303、选择输出单元。
具体实施方式
[0022]以下结合说明书附图和具体优选的实施例对本专利技术作进一步描述，但并不因此而限制本专利技术的保护范围。
[0023]考虑到发生软错误的概率本身不高，专门为ECC引入额外的流水级在大多数情况
下都是不必要的，本专利技术高性能片上网络容错路由器装置的基本思想是推测执行思想，也即为前瞻执行思想或者投机执行思想，通过假设路由器中没有错误发生，进而先进行路由计算等路由器相关功能，与此同时进行ECC纠检错，如图2所示，当ECC发现错误时，再将前序已经完成的路由计算部分刷新，回退一个额外的流水级。由于只会在发生错误的情况下引入额外的流水级，因此可以提高容软错误路由器性能，实现高性能容软错误的片上网络路由器。
[0024]如图3所示，本实施例高性能片上网络容错路由器装置包括相互连接的用于缓存输入数据的缓冲模块1(Buffer)以及用于实现路由功能的路由器模块2，还包括连接在缓冲模块1与路由器模块2之间的纠错控制模块3，纠错控制模块3包括相互连接的ECC单元301以及缓存单元302，ECC单元301接入缓冲模块1输出的数据进行错误检测，根据检测结果产生控制信号输出给路由器模块2的输出端以进行使能控制，并当检测到错误发生时将检测信号与生成的纠正后数据输出给缓存单元302，以控制缓存单元302将纠正后数据提供给路由器模块2进行再次计算，路由器模块2的输出端连接至下一级电路。
[0025]上述路由器模块2具备路由器本身所含有的相关功能。路由器模块2具体包括用于路由计算的LR本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高性能片上网络容错路由器装置，包括相互连接的用于缓存输入数据的缓冲模块(1)以及用于实现路由功能的路由器模块(2)，其特征在于，还包括连接在所述缓冲模块(1)与所述路由器模块(2)之间的纠错控制模块(3)，所述纠错控制模块(3)包括相互连接的ECC单元(301)以及缓存单元(302)，所述ECC单元(301)接入所述缓冲模块(1)输出的数据进行错误检测，根据检测结果产生控制信号输出给所述路由器模块(2)的输出端以进行使能控制，并当检测到错误发生时将检测信号与生成的纠正后数据输出给所述缓存单元(302)，以控制所述缓存单元(302)将所述纠正后数据提供给所述路由器模块(2)进行再次计算。2.根据权利要求1所述的高性能片上网络容错路由器装置，其特征在于，所述ECC单元(301)包括检测信号输出端以及纠正数据输出端，所述检测信号输出端与所述路由器模块(2)的输出控制端连接，所述纠正数据输出端通过所述缓存单元(302)连接至所述路由器模块(2)的输入端。3.根据权利要求1所述的高性能片上网络容错路由器装置，其特征在于，所述ECC单元(301)中若检测结果为没有发生错误时，则发送第一控制信号以使得所述路由器模块(2)的输出信号有效，若检测结果为发生错误时，则发送第二控制信号给所述路由器模块(2)以使得所述路由器模块(2)的输出信号无效。4.根据权利要求1所述的高性能片上网络容错路由器装置，其特征在于，所述缓存单元(302)包括用于暂存纠正后数据的纠正数据寄存器(321)以及用于暂存所述ECC单元(301)输出的检测信号的检测信号寄存器(322)。5.根据权...

【专利技术属性】
技术研发人员：陈小文，高文才，鲁建壮，李晨，郭阳，孙书为，陈胜刚，刘胜，雷元武，张洋，刘畅，曹壮，刘汉燕，谢洋，
申请(专利权)人：中国人民解放军国防科技大学，
类型：发明
国别省市：