一种存内计算单元及装置制造方法及图纸

本发明专利技术涉及一种存内计算单元及装置。该单元包括：译码器和SRAM单元；所述译码器用于将输入数据进行正负区分，并将输出结果输入至字线WLR和字线WLL；所述SRAM单元的第一输入端与字线WLL连接，所述SRAM单元的第二输入端与字线WLR连接；所述SRAM单元的第一输出端与位线BL连接，所述SRAM单元的第二输出端与位线BLB连接。本发明专利技术能够提高计算效率。本发明专利技术能够提高计算效率。本发明专利技术能够提高计算效率。

【技术实现步骤摘要】
一种存内计算单元及装置


[0001]本专利技术涉及存内计算领域，特别是涉及一种存内计算单元及装置。

技术介绍

[0002]卷积神经网络(CNNs)在大规模识别任务中的精度得到了前所未有的提高。然而，算法复杂度和内存访问限制了CNN硬件的能量效率和加速速度。因此，亟需一种存内计算单元或装置能够提高计算效率。

技术实现思路

[0003]本专利技术的目的是提供一种存内计算单元及装置，能够提高计算效率。
[0004]为实现上述目的，本专利技术提供了如下方案：
[0005]一种存内计算单元，包括：译码器和SRAM单元；
[0006]所述译码器用于将输入数据进行正负区分，并将输出结果输入至字线WLR和字线WLL；
[0007]所述SRAM单元的第一输入端与字线WLL连接，所述SRAM单元的第二输入端与字线WLR连接；
[0008]所述SRAM单元的第一输出端与位线BL连接，所述SRAM单元的第二输出端与位线BLB连接。
[0009]可选地，所述SRAM单元为6T SRAM。
[0010]一种存内计算装置，包括：多个存内计算单元阵列；每个所述存内计算单元阵列包括：多个存内计算单元；
[0011]所述存内计算单元阵列用于将位线BL和位线BLB的放电结果进行乘累加计算。
[0012]可选地，还包括：ADC模块；
[0013]所述ADC模块用于将乘累加计算进行量化处理。
[0014]根据本专利技术提供的具体实施例，本专利技术公开了以下技术效果：
[0015]本专利技术所提供的一种存内计算单元及装置，利用所述译码器将输入数据进行正负区分，并将输出结果输入至字线WLR和字线WLL，进而控制相应的字线的打开和关闭，进一步确定位线是否放电，这样不需要在存内计算单元阵列中添加额外的模拟结构为乘累加的模拟电压结果区分高低位，既节省了这一操作，提升了计算速度，同时也降低了开销。
附图说明
[0016]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0017]图1为本专利技术所提供的一种存内计算单元阵列结构示意图。
具体实施方式
[0018]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0019]本专利技术的目的是提供一种存内计算单元及装置，能够提高计算效率。
[0020]为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本专利技术作进一步详细的说明。
[0021]图1为本专利技术所提供的一种存内计算单元阵列结构示意图，如图1所示，本专利技术所提供的一种存内计算单元，包括：译码器和SRAM单元。
[0022]所述译码器用于将输入数据进行正负区分，并将输出结果输入至字线WLR和字线WLL。
[0023]输出结果为正，则打开字线WLR，输出结果为负，则打开字线WLR，对应的读出SRAM单元左右权重存储节点其中一个的值，完成了输入数据与权重存储节点中存储的值的乘法。
[0024]所述SRAM单元的第一输入端与字线WLL连接，所述SRAM单元的第二输入端与字线WLR连接。
[0025]所述SRAM单元的第一输出端与位线BL连接，所述SRAM单元的第二输出端与位线BLB连接。
[0026]所述SRAM单元为6T SRAM。
[0027]一种存内计算装置，包括：多个如图1所示的存内计算单元阵列；每个所述存内计算单元阵列包括：多个存内计算单元；
[0028]所述存内计算单元阵列用于将位线BL和位线BLB的放电结果进行乘累加计算。
[0029]一列存内计算单元阵列中SRAM单元存储了整个权重矩阵所有数。而存内计算装置包括多个存内计算单元阵列，即存储了不同的高低位。
[0030]通过将不同数据的相同位安排在同一阵列进行乘累加，数据高低位的组合可以在数字外围电路中统一组合，可以在阵列中实现不同精度数据的自由组合。
[0031]本专利技术所提供的一种存内计算装置，还包括：ADC模块。所述ADC模块用于将乘累加计算进行量化处理。
[0032]本专利技术在存内计算单元阵列的基础上增加有限的面积，实现了在存储阵列的内部进行计算，并且其计算的各阶段划分简单，不会出现额外的复杂时序控制要求。各个列之间可以独立的工作，具有很好的并发性，可以大幅提升计算效率。
[0033]本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的系统而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
[0034]本文中应用了具体个例对本专利技术的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本专利技术的方法及其核心思想；同时，对于本领域的一般技术人员，依据本专利技术的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不
应理解为对本专利技术的限制。
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【技术保护点】

【技术特征摘要】
1.一种存内计算单元，其特征在于，包括：译码器和SRAM单元；所述译码器用于将输入数据进行正负区分，并将输出结果输入至字线WLR和字线WLL；所述SRAM单元的第一输入端与字线WLL连接，所述SRAM单元的第二输入端与字线WLR连接；所述SRAM单元的第一输出端与位线BL连接，所述SRAM单元的第二输出端与位线BLB连接。2.根据权利要求1所述的一种存内计算单元，其特征在于，所述SRAM...

【专利技术属性】
技术研发人员：乔树山，李润成，尚德龙，周玉梅，
申请(专利权)人：中科南京智能技术研究院，
类型：发明
国别省市：