一种功率器件及其制备方法技术

本发明专利技术提供一种功率器件及其制备方法，该功率器件的制备方法包括以下步骤：通过于第一沟槽中形成上表面低于半导体层上表面的第一介电材料层之后，于第一沟槽中依次形成第二、第三介电材料层，且在同种刻蚀条件下，第二介电材料层的刻蚀速度小于第三、第一介电材料层的刻蚀速度，以使第二沟槽底部形成凹角及第二沟槽底面与内壁之间的夹角大于90

【技术实现步骤摘要】
一种功率器件及其制备方法


[0001]本专利技术属于半导体集成电路制造领域，涉及一种功率器件及其制备方法。

技术介绍

[0002]屏蔽栅沟槽MOSFET作为比较先进的功率器件，通过屏蔽栅层及栅极的设置，使屏蔽栅沟槽MOSFET具有比传统沟槽MOSFET更低的导通电阻、更快的开关速度等优点，极大的提升了系统的转换和传输效率。
[0003]目前，屏蔽栅沟槽MOSFET器件中，栅极沟槽的底部通常呈直角，导致形成于栅极沟槽底部的直角处的栅介质层的厚度较薄，通常比正常栅介质层的厚度薄了约20％，导致栅介质层的厚度不均匀。如图1及图2所示，分别为功率器件中栅极沟槽的剖面结构示意图及功率器件沟槽栅结构的剖面结构示意图，包括半导体层01、器件沟槽011、介电层012、屏蔽栅层013、栅极沟槽014、栅导电层015及栅介质层016，由于尖端效应，位于栅极沟槽底部的直角的尖端的电场较强，容易引起栅极漏电现象。
[0004]因此，急需寻找一种提升栅极沟槽中栅介质层的厚度一致性及消除尖端强电场效应的功率器件。

技术实现思路

[0005]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种功率器件及其制备方法，用于解决现有技术中功率器件的栅极沟槽中栅介质层的厚度不均匀及栅极沟槽底部的尖端强电场效应的问题。
[0006]为实现上述目的及其他相关目的，本专利技术提供了一种功率器件的制备方法，包括以下步骤：
[0007]提供一半导体层，于所述半导体层中形成多个间隔排列且开口向上的第一沟槽；
>[0008]于所述第一沟槽中形成第一介电材料层及屏蔽栅层，所述第一介电材料层包裹所述屏蔽栅层的侧壁及底面，且所述第一介电材料层的顶端低于所述半导体层的上表面及所述屏蔽栅层的顶端；
[0009]于所述第一沟槽中依次形成第二介电材料层及第三介电材料层，所述第二介电材料层覆盖所述第一沟槽的内壁及所述第一介电材料层与所述屏蔽栅层的显露表面，且所述第三介电材料层填充所述第一沟槽；
[0010]至少刻蚀所述第三介电材料层及所述第二介电材料层，以得到位于所述屏蔽栅层两侧且底部呈凹角状的第二沟槽及位于所述第二沟槽的下方的介电层；
[0011]于所述第二沟槽中依次形成栅介质层及栅导电层，且所述栅介质层位于所述第二沟槽的内壁及底部，所述栅介质层包裹所述栅导电层的侧壁及底面。
[0012]可选地，所述第二介电材料层及所述第三介电材料层的材质相同，且所述第二介电材料层的致密度高于所述第三介电材料层的致密度。
[0013]可选地，形成所述第二介电材料层包括以下步骤：于所述第一沟槽的显露表面形
成覆盖所述第一沟槽显露表面的绝缘材料层，所述绝缘材料层还覆盖所述半导体层的上表面及所述第一介电材料层和所述屏蔽栅层的显露表面，并对所述绝缘层进行退火以得到所述第二介电材料层。
[0014]可选地，刻蚀所述第二介电材料层及所述第三介电材料层的方法包括湿法刻蚀。
[0015]可选地，刻蚀所述第二介电材料层及所述第三介电材料层的过程中，所述第二介电材料层的刻蚀速度小于所述第三介电材料层的刻蚀速度。
[0016]可选地，刻蚀所述第二介电材料层的速度范围为刻蚀所述第三介电材料层的速度范围为
[0017]可选地，位于所述第二沟槽底部的凹角尖端位于所述第二沟槽的底部的中间区域。
[0018]可选地，所述第二沟槽的底面与所述第二沟槽的内壁之间的夹角大于90
°
。
[0019]可选地，所述第二沟槽的底部尖端位于所述第三介电材料层、所述第二介电材料层及所述第一介电材料层的任意一层中。
[0020]本专利技术还提供一种功率器件，包括：
[0021]半导体层；
[0022]多个第一沟槽，间隔排列于所述半导体层1中，且所述器件沟槽第一沟槽11的开口向上；
[0023]介电层，位于所述第一沟槽的内壁及底面；
[0024]屏蔽栅层，填充所述第一沟槽，且所述介电层包裹所述屏蔽栅层的侧壁及底面；
[0025]第二沟槽，位于所述屏蔽栅层的两侧并位于所述介电层的上方，所述第二沟槽的底面为所述介电层的上表面且呈凹角状，所述第二沟槽的底部低于所述半导体层上表面及所述屏蔽栅层的顶端；
[0026]栅介质层及栅导电层，所述栅介质层位于所述第二沟槽的内壁及底面，所述栅导电层填充所述第二沟槽，所述栅介质层包括所述栅导电层的侧壁及底面。
[0027]如上所述，本专利技术的功率器件及其制备方法通过在形成所述第一介电材料层及所述屏蔽栅层之后，于所述第一沟槽中依次形成所述第二介电材料层及所述第三介电材料层，且在相同的刻蚀条件下，所述第二介电材料层的刻蚀速度小于所述第三介电材料层及所述第一介电材料层的刻蚀速度，以使形成所述第二沟槽的过程中，所述第三介电材料层的刻蚀速度较快，所述第二介电材料层的刻蚀速度较慢，继而使所述第二沟槽的底部形成凹角，且所述第二沟槽的底部尖端位于所述第二沟槽的中间区域，避免了填充于所述第二沟槽的所述栅导电层的底部尖端形成的强电场引起的栅极漏电，继而降低栅极漏电；所述第二沟槽的底部与所述第二沟槽内壁之间的夹角大于90
°
，使形成于所述第二沟槽底面与所述第二沟槽内壁的转角处的所述栅介质层的厚度接近正常厚度，提升所述栅介质层厚度的一致性，降低了器件的栅极电容，继而提高了开关速度，同时降低了所述第二沟槽底面与所述第二沟槽内壁的转角处的电场强度，进一步降低器件的栅极漏电，具有高度产业利用价值。
附图说明
[0028]图1显示为功率器件中栅极沟槽的剖面结构示意图。
[0029]图2显示为功率器件的沟槽栅结构的剖面结构示意图。
[0030]图3显示为本专利技术的功率器件的制备方法的工艺流程图。
[0031]图4显示为本专利技术的功率器件的制备方法的形成第一沟槽后的剖面结构示意图。
[0032]图5显示为本专利技术的功率器件的制备方法的形成导电材料层后的剖面结构示意图。
[0033]图6显示为本专利技术的功率器件的制备方法的形成第一介电材料层后的剖面结构示意图。
[0034]图7显示为本专利技术的功率器件的制备方法的形成第三介电材料层后的剖面结构示意图。
[0035]图8显示为本专利技术的功率器件的制备方法的形成第二沟槽后的剖面结构示意图。
[0036]图9显示为本专利技术的功率器件的制备方法的形成栅导电层后的剖面结构示意图。
[0037]附图标号说明
[0038]01
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半导体层
[0039]011
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第一沟槽
[0040]012
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介电层
[0041]013
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屏蔽栅层
[0042]014
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栅极沟槽
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【技术保护点】

【技术特征摘要】
1.一种功率器件的制备方法，其特征在于，包括以下步骤：提供一半导体层，于所述半导体层中形成多个间隔排列且开口向上的第一沟槽；于所述第一沟槽中形成第一介电材料层及屏蔽栅层，所述第一介电材料层包裹所述屏蔽栅层的侧壁及底面，且所述第一介电材料层的顶端低于所述半导体层的上表面及所述屏蔽栅层的顶端；于所述第一沟槽中依次形成第二介电材料层及第三介电材料层，所述第二介电材料层覆盖所述第一沟槽的内壁及所述第一介电材料层与所述屏蔽栅层的显露表面，且所述第三介电材料层填充所述第一沟槽；至少刻蚀所述第三介电材料层及所述第二介电材料层，以得到位于所述屏蔽栅层两侧且底部呈凹角状的第二沟槽及位于所述第二沟槽的下方的介电层；于所述第二沟槽中依次形成栅介质层及栅导电层，且所述栅介质层位于所述第二沟槽的内壁及底部，所述栅介质层包裹所述栅导电层的侧壁及底面。2.根据权利要求1所述的功率器件的制备方法，其特征在于：所述第二介电材料层及所述第三介电材料层的材质相同，且所述第二介电材料层的致密度高于所述第三介电材料层的致密度。3.根据权利要求1所述的功率器件的制备方法，其特征在于：形成所述第二介电材料层包括以下步骤：于所述第一沟槽的显露表面形成覆盖所述第一沟槽显露表面的绝缘材料层，所述绝缘材料层还覆盖所述半导体层的上表面及所述第一介电材料层和所述屏蔽栅层的显露表面，并对所述绝缘层进行退火以得到所述第二介电材料层。4.根据权利要求1所述的功率器件的制备方法，其特征在于：刻蚀所述第二介电材料层及所述第三介电材料层的方法包括湿法刻蚀。5...

【专利技术属性】
技术研发人员：高学，罗杰馨，柴展，王贺，
申请(专利权)人：上海功成半导体科技有限公司，
类型：发明
国别省市：