一种屏蔽栅沟槽MOSFET制造技术

本申请公开了一种屏蔽栅沟槽MOSFET，属于集成电路领域。该屏蔽栅沟槽MOSFET主要包括：衬底片；外延层，其生长在衬底片上；硬掩膜，其通过在外延层上淀积氧化硅形成，并在形成深沟槽后移除；深沟槽，其利用沟槽掩膜版在硬掩膜上刻蚀外延层得到；场介质层，其生长在深沟槽的表面且与述源极多晶硅的表面平齐；源极多晶硅，其填充在深沟槽内的场介质层上；栅极沟槽，其利用有源区掩膜版在场介质层表面刻蚀场介质层得到；栅极氧化硅，其通过在栅极沟槽表面氧化形成；栅极多晶硅，其在栅极沟槽的栅极氧化硅上淀积。本申请通过在栅源极之间保留较厚的场介质层做隔离，能够降低栅源漏电情况，降低器件寄生电容，进一步改善器件的参数性能。进一步改善器件的参数性能。进一步改善器件的参数性能。

【技术实现步骤摘要】
一种屏蔽栅沟槽MOSFET


[0001]本申请涉及集成电路
，特别涉及一种屏蔽栅沟槽MOSFET。

技术介绍

[0002]现有技术的MOSFET制造工艺是先在外延层上淀积一层氧化硅作为硬掩膜，然后通过光刻和刻蚀工艺做出深沟槽，深沟槽内生长一层厚氧化膜，填充多晶硅，去除表面多晶硅形成源极，湿法腐蚀厚氧化膜形成小沟槽，生长栅极氧化膜，填充多晶硅并刻蚀形成栅极，然后再进行体区注入及推阱、源极注入及退火、层间介质淀积等后续工艺，最终形成结构完整的MOSFET。
[0003]现有技术的工艺方法源极和栅极两种多晶硅之间的隔离氧化膜是同时形成的，即在生长栅极氧化膜时同时氧化生成源极多晶硅氧化膜。利用现有技术形成的氧化膜质量较差，特别是在栅极沟槽底部因“鸟嘴”效应氧化膜厚度偏薄，该缺陷导致栅极漏电偏高，器件可靠性差。另外现有技术所形成的隔离氧化膜的厚度取决于栅极氧化膜厚度，不利于寄生电容降低。

技术实现思路

[0004]针对现有技术存在的器件栅源漏电偏大和器件可靠性差、性能差的问题，本申请主要提供一种屏蔽栅沟槽MOSFET。
[0005]为实现上述目的，本申请采用的一个技术方案是：提供一种屏蔽栅沟槽MOSFET，其包括：衬底片；外延层，其生长在衬底片上；硬掩膜，其通过在外延层上淀积氧化硅形成，并在形成深沟槽后移除；深沟槽，其利用沟槽掩膜版在硬掩膜上刻蚀外延层得到；场介质层，其生长在深沟槽的表面且与述源极多晶硅的表面平齐；源极多晶硅，其填充在深沟槽内的场介质层上；栅极沟槽，其利用有源区掩膜版在场介质层表面刻蚀场介质层得到；栅极氧化硅，其通过在栅极沟槽表面氧化形成；栅极多晶硅，其在栅极沟槽的栅极氧化硅上淀积。
[0006]可选的，外延层的厚度范围为7um至20um。
[0007]可选的，深沟槽的深度不大于外延层的厚度。
[0008]可选的，深沟槽的深度范围为5um至19um。
[0009]可选的，场介质层的淀积厚度范围为0.8um至2um。
[0010]可选的，深沟槽的侧壁与栅极沟槽之间的距离范围为0.05um至0.1um。
[0011]可选的，栅极沟槽与源极多晶硅侧壁之间的距离不小于0.3um。
[0012]可选的，将淀积的栅极多晶硅进行回刻，直至栅极多晶硅表面与外延层表面之间的相差范围为0.01um至0.15um，从而形成栅极。
[0013]可选的，利用湿法刻蚀工艺或干法加湿法刻蚀工艺进行栅极沟槽的刻蚀。
[0014]本申请的技术方案可以达到的有益效果是：本申请设计了一种屏蔽栅沟槽MOSFET。该屏蔽栅沟槽MOSFET能够提高氧化膜质量，从而降低栅极漏电压和寄生电容，提高器件可靠性。
附图说明
[0015]为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作以简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0016]图1是本申请一种屏蔽栅沟槽MOSFET的一个具体实施方式的示意图；
[0017]图2是本申请一种屏蔽栅沟槽MOSFET的“鸟嘴”效应的示意图。
[0018]图3是本申请一种屏蔽栅沟槽MOSFET的外延层与衬底之间结构关系的示意图；
[0019]图4是本申请一种屏蔽栅沟槽MOSFET的外延层与氧化硅之间结构关系的示意图；
[0020]图5是本申请一种屏蔽栅沟槽MOSFET的深沟槽结构位置的示意图；
[0021]图6是本申请一种屏蔽栅沟槽MOSFET的场氧化硅结构位置的示意图；
[0022]图7是本申请一种屏蔽栅沟槽MOSFET的源极多晶硅结构位置的示意图；
[0023]图8是本申请一种屏蔽栅沟槽MOSFET的场氧化硅去除部分后的结构位置的示意图；
[0024]图9是本申请一种屏蔽栅沟槽MOSFET的栅极沟槽结构位置的示意图；
[0025]图10是本申请一种屏蔽栅沟槽MOSFET的栅极氧化硅结构位置的示意图；
[0026]图11是本申请一种屏蔽栅沟槽MOSFET的栅极多晶硅淀积位置的示意图；
[0027]通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。
具体实施方式
[0028]下面结合附图对本申请的较佳实施例进行详细阐述，以使本申请的优点和特征能更易于被本领域技术人员理解，从而对本申请的保护范围做出更为清楚明确的界定。
[0029]需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括
……”
限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
[0030]图1示出了本申请一种屏蔽栅沟槽MOSFET。
[0031]图1所示的屏蔽栅沟槽MOSFET包括：衬底片；外延层，其生长在衬底片上；硬掩膜，其通过在外延层上淀积氧化硅形成，并在形成深沟槽后移除；深沟槽，其利用沟槽掩膜版在硬掩膜上刻蚀外延层得到；场介质层，其生长在深沟槽的表面且与述源极多晶硅的表面平齐；源极多晶硅，其填充在深沟槽内的场介质层上；栅极沟槽，其利用有源区掩膜版在场介质层表面刻蚀场介质层得到；栅极氧化硅，其通过在栅极沟槽表面氧化形成；栅极多晶硅，其在栅极沟槽的栅极氧化硅上淀积。
[0032]具体的，在利用传统工艺形成屏蔽栅MOSFET栅源多晶硅之间的隔离氧化膜与栅极
氧化膜时，两个氧化膜是同时形成的。利用传统工艺所形成的栅源多晶硅之间的隔离氧化膜不但质量差，而且栅极沟槽底部会形成如图2“鸟嘴”效应的示意图圆圈结构所圈出的“鸟嘴”结构。“鸟嘴”效应会导致源极与栅极之间的氧化层偏薄，这会进一步导致所得到的器件栅源漏电压偏大，导致器件的可靠性差。另外，利用传统工艺所制作的MOSFET，栅源多晶硅之间的隔离氧化膜厚度由栅极氧化膜的厚度决定，且两个氧化膜的厚度不可调节。
[0033]本申请通过先将氧化硅所形成的的硬掩膜移除后再刻蚀栅极沟槽，使栅源多晶硅之间保留较厚的场介质层做隔离，在降低栅源漏电的同时还降低了器件的寄生电容，极大改善了器件的可靠性及器件的参数性能。
[0034]在图1所示的实施方式中，屏蔽栅沟槽MOSFET包括，衬底片。其是制作屏蔽栅沟槽MOSFET的基础，后续部件均需要在其上生长。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种屏蔽栅沟槽MOSFET，其特征在于，包括：衬底片；外延层，其生长在所述衬底片上；硬掩膜，其通过在所述外延层上淀积氧化硅形成，并在形成深沟槽后移除；深沟槽，其利用沟槽掩膜版在所述硬掩膜上刻蚀所述外延层得到；场介质层，其生长在所述深沟槽的表面且与源极多晶硅的表面平齐；源极多晶硅，其填充在所述深沟槽内的所述场介质层上；栅极沟槽，其利用有源区掩膜版在所述场介质层表面刻蚀所述场介质层得到；栅极氧化硅，其通过在所述栅极沟槽表面氧化形成；栅极多晶硅，其在所述栅极沟槽的所述栅极氧化硅上淀积。2.根据权利要求1所述的屏蔽栅沟槽MOSFET，其特征在于，所述外延层的厚度范围为7um至20um。3.根据权利要求1所述的屏蔽栅沟槽MOSFET，其特征在于，所述深沟槽的深度不大于所述外延层的厚度。4.根据...

【专利技术属性】
技术研发人员：刘挺，张振宇，赵群，张博，王毅，
申请(专利权)人：扬杰科技无锡有限公司，
类型：新型
国别省市：