三维半导体结构及其制作方法技术

本公开提供一种三维半导体结构及其制作方法，三维半导体结构包括：衬底；堆叠结构，位于衬底上，包括沿衬底的厚度方向堆叠的多个存储单元阵列，每个存储单元阵列包括沿衬底的平面方向阵列排布的多个晶体管和多个连接垫；其中，晶体管包括沿衬底的平面方向延伸的半导体层，半导体层沿其长度方向依次设置有源极区、沟道区和漏极区；连接垫设置于半导体层的宽度方向的侧方并与半导体层连接，连接垫与沟道区电连接，且连接垫与衬底电连接。本公开提供的三维半导体结构，能够解决晶体管的浮体效应，提升三维半导体结构的性能。提升三维半导体结构的性能。提升三维半导体结构的性能。

【技术实现步骤摘要】
三维半导体结构及其制作方法


[0001]本公开涉及半导体集成电路
，尤其涉及一种三维半导体结构及其制作方法。

技术介绍

[0002]随着半导体技术的发展，半导体器件逐步走向更高集成度，同时，希望半导体器件具有更低的制造成本，以满足消费者对半导体器件的优越性能和低廉价格的需求。
[0003]对于典型的二维(平面)半导体器件的集成度，主要由在平面上阵列排布的存储单元的面积决定，存储单元的面积越小，半导体器件的集成度越高。存储单元的面积受精细图案形成技术的水平影响，然而，用于提高图案精细度的昂贵的工艺设备，极大的限制了二维半导体器件集成度的提高。因此，现已提出了具有三维架构的存储单元的三维半导体器件。
[0004]然而，现有的三维半导体器件中，由于晶体管悬空而存在浮体效应，严重影响半导体器件的性能。

技术实现思路

[0005]为了解决
技术介绍
中提到的至少一个问题，本公开提供一种三维半导体结构及其制作方法，能够解决晶体管的浮体效应，提升三维半导体结构的性能。
[0006]为了实现上述目的，本公开提供如下技术方案：
[0007]一方面，本公开提供一种三维半导体结构，包括：
[0008]衬底；
[0009]堆叠结构，位于衬底上，包括沿衬底的厚度方向堆叠的多个存储单元阵列，每个存储单元阵列包括沿衬底的平面方向阵列排布的多个晶体管和多个连接垫；其中，
[0010]晶体管包括沿衬底的平面方向延伸的半导体层，半导体层沿其长度方向依次设置有源极区、沟道区和漏极区；连接垫设置于半导体层的宽度方向的侧方并与半导体层连接，连接垫与沟道区电连接，且连接垫与衬底电连接。
[0011]在一种可能的实施方式中，沿半导体层的宽度方向，连接垫与半导体层交替设置。
[0012]在一种可能的实施方式中，连接垫与位于其两侧的半导体层相对的侧面分别为第一侧面和第二侧面，第一侧面与相对的半导体层连接，第二侧面与相对的半导体层之间具有间隙。
[0013]在一种可能的实施方式中，连接垫与位于其两侧的半导体层均连接。
[0014]在一种可能的实施方式中，每两个半导体层之间设有一个连接垫，连接垫与位于其两侧的半导体层均连接。
[0015]在一种可能的实施方式中，三维半导体结构还包括：
[0016]连接立柱，沿衬底的平面方向阵列排布，连接立柱连接在衬底上并沿衬底的厚度方向延伸，连接立柱与其延伸方向上的各连接垫连接。
[0017]在一种可能的实施方式中，连接垫包括主体部和连接部，主体部与沟道区对应，沿
半导体层的长度方向，连接部连接于主体部的侧方，连接立柱贯穿连接部。
[0018]在一种可能的实施方式中，连接部与源极区对应，或者，连接部与漏极区对应。
[0019]在一种可能的实施方式中，连接部包括第一连接部和第二连接部，第一连接部与源极区对应，第二连接部与漏极区对应，第一连接部和第二连接部中的至少一者与连接立柱连接。
[0020]在一种可能的实施方式中，晶体管还包括栅极结构，栅极结构覆盖沟道区的厚度方向的至少一侧表面。
[0021]在一种可能的实施方式中，栅极结构覆盖沟道区的厚度方向的两侧表面。
[0022]在一种可能的实施方式中，栅极结构延伸至覆盖连接垫的部分表面。
[0023]在一种可能的实施方式中，三维半导体结构还包括：
[0024]多条字线，字线覆盖对应的栅极结构并沿半导体层的宽度方向延伸，且字线沿衬底的厚度方向堆叠。
[0025]在一种可能的实施方式中，沿衬底的厚度方向，连接垫的厚度与半导体层的厚度相同。
[0026]另一方面，本公开提供一种三维半导体结构的制作方法，包括：
[0027]提供衬底；
[0028]形成堆叠结构，堆叠结构位于衬底上；堆叠结构包括沿衬底的厚度方向堆叠的多个存储单元阵列，每个存储单元阵列包括沿衬底的平面方向阵列排布的多个晶体管和多个连接垫；其中，
[0029]晶体管包括沿衬底的平面方向延伸的半导体层，半导体层沿其长度方向依次设置有源极区、沟道区和漏极区；连接垫设置于半导体层的宽度方向的侧方并与半导体层连接，连接垫与衬底电连接，且连接垫与沟道区电连接。
[0030]本公开提供的三维半导体结构及其制作方法，三维半导体结构通过在堆叠结构中的每层存储单元阵列中设置多个连接垫，连接垫在存储单元阵列中阵列排布，每个晶体管均有对应的连接垫与其连接，连接垫和半导体层的沟道区电连接，并且，连接垫与衬底电连接，连接垫用于使沟道区内残留的电荷流动至衬底，通过接地的衬底排出，解决晶体管的浮体效应，提升三维半导体结构的性能。其中，对于沿衬底的平面方向延伸的半导体层，通过将连接垫同层设置在半导体层的宽度方向的侧方，便于连接垫的形成，且连接垫不占据单独的厚度空间，有利于提升三维半导体结构的集成度。
[0031]本公开的构造以及它的其他专利技术目的及有益效果将会通过结合附图而对优选实施例的描述而更加明显易懂。
附图说明
[0032]为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作以简单介绍，显而易见地，下面描述中的附图是本公开的一些实施例。对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0033]图1为一种三维半导体器件的透视图；
[0034]图2为图1中所示的三维半导体器件的晶体管的结构示意图；
[0035]图3为图2中的晶体管在A
‑
A处的截面示意图；
[0036]图4为本公开实施例提供的三维半导体结构的透视图；
[0037]图5为图4中的三维半导体结构的存储单元的透视图；
[0038]图6为图4中的三维半导体结构的B
‑
B处的剖视图；
[0039]图7为本公开实施例提供的另一种三维半导体结构对应图4中B
‑
B处的剖视图；
[0040]图8为本公开实施例提供的第三种三维半导体结构对应图4中B
‑
B处的剖视图；
[0041]图9为另一种三维半导体结构的存储单元的透视图；
[0042]图10为本公开实施例提供的三维半导体结构的制作方法的步骤流程图。
[0043]附图标记说明：
[0044]1‑
三维半导体结构；
[0045]100
‑
衬底；
[0046]200
‑
堆叠结构；300
‑
字线；400
‑
位线；500
‑
连接立柱；
[0047]201
‑
存储单元阵列；
[0048]210
‑
晶体管；220
‑
连接垫；220a
‑
第一侧面；220b
‑
第二侧面；230
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【技术保护点】

【技术特征摘要】
1.一种三维半导体结构，其特征在于，包括：衬底；堆叠结构，位于所述衬底上，包括沿所述衬底的厚度方向堆叠的多个存储单元阵列，每个所述存储单元阵列包括沿所述衬底的平面方向阵列排布的多个晶体管和多个连接垫；其中，所述晶体管包括沿所述衬底的平面方向延伸的半导体层，所述半导体层沿其长度方向依次设置有源极区、沟道区和漏极区；所述连接垫设置于所述半导体层的宽度方向的侧方并与所述半导体层连接，所述连接垫与所述沟道区电连接，且所述连接垫与所述衬底电连接。2.根据权利要求1所述的三维半导体结构，其特征在于，沿所述半导体层的宽度方向，所述连接垫与所述半导体层交替设置。3.根据权利要求2所述的三维半导体结构，其特征在于，所述连接垫与位于其两侧的所述半导体层相对的侧面分别为第一侧面和第二侧面，所述第一侧面与相对的所述半导体层连接，所述第二侧面与相对的所述半导体层之间具有间隙。4.根据权利要求2所述的三维半导体结构，其特征在于，所述连接垫与位于其两侧的所述半导体层均连接。5.根据权利要求1所述的三维半导体结构，其特征在于，每两个所述半导体层之间设有一个所述连接垫，所述连接垫与位于其两侧的所述半导体层均连接。6.根据权利要求1
‑
5任一项所述的三维半导体结构，其特征在于，还包括：连接立柱，沿所述衬底的平面方向阵列排布，所述连接立柱连接在所述衬底上并沿所述衬底的厚度方向延伸，所述连接立柱与其延伸方向上的各所述连接垫连接。7.根据权利要求6所述的三维半导体结构，其特征在于，所述连接垫包括主体部和连接部，所述主体部与所述沟道区对应，沿所述半导体层的长度方向，所述连接部连接于所述主体部的侧方，所述连接立柱贯穿所述连接部。8.根据权利要求7所述的三维半导体结构，其特征在于，所述...

【专利技术属性】
技术研发人员：肖剑锋，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：