【技术实现步骤摘要】
制造半导体器件的方法
[0001]相关申请的交叉引用
[0002]本申请要求2021年3月15日向韩国知识产权局递交的韩国专利申请No.10
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2021
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0033509的优先权，其公开内容通过引用全部合并于此。
[0003]本专利技术构思的实施例涉及半导体器件及其制造方法，更具体地，涉及包括互连图案的半导体器件及其制造方法，其中互连图案的宽度在各级(stage)中改变。
技术介绍
[0004]因为半导体器件已经变得越来越集成，所以金属氧化物半导体(MOS)场效应晶体管或MOSFET已经迅速缩小。然而，一个或多个临界尺寸(CD)的减少可能增大互连线的电阻和互连线之间的电容，因此可能难以高速操作越来越集成的半导体器件。因此，已经研究且正在研究用于形成半导体器件的各种方法，所述半导体器件具有改善或优秀的性能，同时克服了由于增加的集成度而引起的限制。
技术实现思路
[0005]本专利技术构思的实施例可以提供半导体器件及其制造方法。根据本公开的半导体器件可以表现出改...
【技术保护点】
【技术特征摘要】
1.一种制造半导体器件的方法，所述方法包括：在衬底上形成层间绝缘层；在所述层间绝缘层上形成第一掩模层；在所述第一掩模层上形成第二掩模层和覆盖所述第二掩模层的第一侧壁的第一间隔物；在所述第二掩模层上形成光刻胶图案；通过经由将所述光刻胶图案用作蚀刻掩模的第一蚀刻工艺来图案化所述第二掩模层，形成第二掩模图案；通过经由将所述第二掩模图案和所述第一间隔物用作蚀刻掩模的第二蚀刻工艺来图案化所述第一掩模层，形成第一掩模图案；通过经由将所述第一掩模图案用作蚀刻掩模的第三蚀刻工艺来蚀刻所述层间绝缘层的一部分，形成沟槽；以及在所述沟槽中形成互连图案，其中，所述第一掩模图案在所述第二蚀刻工艺之后的宽度小于所述光刻胶图案的宽度。2.根据权利要求1所述的方法，还包括：在形成所述第一间隔物的同时形成覆盖所述第二掩模层的第二侧壁的第二间隔物，其中，所述第二间隔物在水平方向上与所述第一间隔物间隔开，其中所述沟槽插入在所述第一间隔物和所述第二间隔物之间。3.根据权利要求2所述的方法，其中，所述第二间隔物在所述水平方向上与所述第一间隔物的一部分交叠。4.根据权利要求2所述的方法，其中，被定义为所述第一间隔物与所述第二间隔物之间的距离的第二宽度小于被定义为所述第二掩模图案与所述第一间隔物之间的距离的第一宽度。5.根据权利要求4所述的方法，其中，所述第二宽度与所述第一宽度之差是基于所述第一蚀刻工艺对所述第二掩模层的蚀刻选择性或所述第二蚀刻工艺对所述第一掩模层的蚀刻选择性而选择的。6.根据权利要求4所述的方法，其中，形成多个第二掩模图案，并且其中，被定义为在所述水平方向上彼此相邻的两个第二掩模图案之间的距离的第三宽度大于所述第一宽度，其中，所述沟槽插入在所述彼此相邻的两个第二掩模图案之间。7.根据权利要求6所述的方法，其中，所述第三宽度与所述第一宽度之差是基于所述第一蚀刻工艺对所述第二掩模层的蚀刻选择性或所述第二蚀刻工艺对所述第一掩模层的蚀刻选择性而选择的。8.根据权利要求4所述的方法，其中，所述第一宽度是基于所述第一蚀刻工艺而选择的，其中，相对于所述第一掩模层，所述第一蚀刻工艺对所述第二掩模层具有高蚀刻选择性。9.根据权利要求4所述的方法，其中，所述第一宽度是基于所述第二蚀刻工艺而选择的，其中，相对于所述第二掩模层，所述第二蚀刻工艺对所述第一掩模层具有高蚀刻选择性。
10.根据权利要求4所述的方法，其中，所述沟槽在沿所述水平方向与所述第一间隔物和所述第二掩模图案相邻的第一位置处具有所述第一宽度，并且在沿所述水平方向与所述第一间隔物和所述第二间隔物相邻的第二位置处具有所述第二宽度。11.根据权利要求1所述的方法，其中，所述沟槽是同时形成的多个沟槽中的第一沟槽，并且所述互连图案是同时形成的多个互连图案中的第一互连图案，并且其中，所述多个互连图案分别在所述多个沟槽中并且具有彼此不同的宽度。12.根据权利要求1所述的方法，其中，所述第一蚀刻工艺和所述第二蚀刻工艺之间的所述第二掩模图案的宽度小于所述光刻胶图案的宽度。13.根据权利要求1所述的方法，其中，所述第一蚀刻工艺和所述第二蚀刻工艺之间的所述第二掩模图案...
【专利技术属性】
技术研发人员：李贤璂，金德南，裵根熙，孙世一，柳光浩，张哲仁，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：
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