半导体存储装置制造方法及图纸

实施方式提供能够比以往更加小型化的半导体存储装置。实施方式的半导体存储装置(10)具有：多个导电体层(40)，在z方向上层叠；位线(BL)，以在y方向上排列多个的方式形成；柱(50)，与位线(BL)连接；以及绝缘体(91、92)，设置为将配置有多个柱(50)的区域划分为多个单元区域(CAR)。包含在末端列(LNe)且相互相邻的柱(50)彼此的间隔在至少一部分处相比包含在内部列(LNi)且相互相邻的柱(50)彼此的间隔得到扩大。到扩大。到扩大。

【技术实现步骤摘要】
半导体存储装置
[0001]本申请基于日本专利申请第2021
‑
40124号(申请日：2021年3月12日)主张优先权，这里通过参照而引用该基础申请的全部内容。


[0002]本专利技术涉及半导体存储装置。

技术介绍

[0003]例如对于NAND型闪存存储器那样的半导体存储装置，设置有多个柱和多个位线。位线在柱的上方侧以规定的间距排列而配置。
[0004]在多个柱分别连接着某1个位线。因而，位线的配置间距不能因小型化等的目的设定为任意的大小，因柱的配置而受到制约。

技术实现思路

[0005]实施方式提供一种能够比以往更加小型化的半导体存储装置。
[0006]有关技术方案的半导体存储装置具有：多个导电体层，在第1方向上层叠；多个位线，在相对于第1方向相交的第2方向上延伸，在相对于第1方向及第2方向的两者相交的第3方向上排列；多个第1柱，在第1方向上将多个导电体层贯通，包括与多个位线电连接的半导体层，通过在第3方向上排列而构成第1列；多个第2柱，在多个第1柱的第2方向上相邻，在第1方向上将多个本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，其具有：多个导电体层，在第1方向上层叠；多个位线，在相对于上述第1方向相交的第2方向上延伸，在相对于上述第1方向及上述第2方向的两者相交的第3方向上排列；多个第1柱，在上述第1方向上将上述多个导电体层贯通，包括与上述多个位线电连接的半导体层，通过在上述第3方向上排列而构成第1列；多个第2柱，在上述多个第1柱的上述第2方向上相邻，在上述第1方向上将上述多个导电体层贯通，包括与上述多个位线电连接的半导体层，通过在上述第3方向上排列而构成第2列；以及绝缘体，在上述多个第2柱的上述第2方向上设置，在上述多个导电体层内在上述第1方向及上述第3方向上延伸，将上述多个导电体层在上述第2方向上分割；上述第2列所包含的上述多个第2柱中的至少一部分的相邻的上述第2柱彼此的间隔相比上述第1列所包含的上述多个第1柱中的相邻的上述第1柱彼此的间隔得到扩大。2.如权利要求1所述的半导体存储装置，其中，还具有在上述第1方向上将上述导电体层贯通、不与上述位线连接的虚设柱；在沿着第1方向观察的情况下，上述绝缘体与上述虚设柱重叠。3.如权利要求1或2所述的半导体存储装置，其中，在上述绝缘体，形成有朝向上述第2列所包含的上述多个第2柱中的相邻的上述第2柱彼此的间隔扩大了的部分突出的凸部。4.如权利要求3所述的半导体存储装置，其中，在设夹着上述绝缘体而相互相邻的一对区域中的一个为第1单元区域、设另一个为第2单元区域时，在上述绝缘体形成有：第1凸部，朝向上述第1单元区域的上述第2列所包含的上述多个第2柱中的至少一部分相邻的上述第2柱彼此的间隔扩大了的部分突出；以及第2凸部，朝向上述第2单元区域的上述第2列所包含的上述多个第2柱中的至少一部分相邻的上述第2柱彼此的间隔扩大了的部分突出；上述第1凸部和上述第2凸部在上述第3方向上配置在相互不同的位置。5.如权利要求1或2所述的半导体存储装置，其中，上述第1列在上述第2方向上排列有多个；相互相邻的一对上述第1列中的一个上述第1列所包含的上述第1柱相对于另一个上述第1列所包含的上述第1柱，在上述第3...

【专利技术属性】
技术研发人员：越智悠介，胜又竜太，福田真大，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：