半导体结构及其制备方法技术

本申请涉及一种半导体结构及其制备方法。该制备方法包括：提供衬底；对衬底进行第一离子注入工艺，以形成第一离子注入区域；第一离子注入区域从衬底的上表面向衬底内部延伸；刻蚀衬底以形成字线沟槽；字线沟槽贯穿第一离子注入区域，并延伸至其下方；字线沟槽包括第一部分及与其一体连接的第二部分，第一部分位于第一离子注入区域内，第二部分位于第一离子注入区域的下方；在刻蚀衬底形成字线沟槽的过程中，对第二部分的刻蚀速率大于对第一部分的刻蚀速率，以使得第二部分的宽度大于第一部分的宽度。本申请提供的半导体结构的制备方法能够增大字线沟槽底部截面积，减小在后续制程中所形成的字线的电阻，避免器件功耗的增加和RC延迟的恶化。迟的恶化。迟的恶化。

【技术实现步骤摘要】
半导体结构及其制备方法


[0001]本申请涉及半导体制造
，特别是涉及一种半导体结构及其制备方法。

技术介绍

[0002]随着半导体存储器件(例如动态随机存取存储器Dynamic Random Access Memory，简称DRAM)变得高度集成，单位单元在半导体衬底上的面积会相应地逐渐缩小，包含在金属氧化物半导体(MOS)晶体管中的沟道长度也会逐渐减小，沟道长度的减小易造成短沟道效应的产生。
[0003]为了维持半导体存储器件的高度集成，当前主流的DRAM工艺中，存储单元晶体管采用埋入式字线(Buried Wordline，简称BW)MOS可以在一定程度上降低短沟道效应从而减少器件漏电现象。
[0004]然而，随着存储单元尺寸缩小，BW沟槽尺寸也会随之缩小，进而填入BW沟槽的金属截面积也会减小；这就会导致字线(Wordline，简称WL)电阻增高，造成更多功耗，加剧由电阻(R)寄生电容(C)充放电过程引起的信号延迟(简称RC延迟)。

技术实现思路

[0005]基于此，有必要针对现有技术中的不足之处，提供本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制备方法，其特征在于，包括：提供衬底；对所述衬底进行第一离子注入工艺，以于所述衬底内形成第一离子注入区域；所述第一离子注入区域从所述衬底的上表面向所述衬底内部延伸；刻蚀所述衬底以形成字线沟槽；所述字线沟槽贯穿所述第一离子注入区域，并延伸至所述第一离子注入区域的下方；所述字线沟槽包括第一部分及与所述第一部分一体连接的第二部分，所述第一部分位于所述第一离子注入区域内，且所述第二部分位于所述第一离子注入区域的下方；在刻蚀所述衬底形成字线沟槽的过程中，对所述第二部分的刻蚀速率大于对所述第一部分的刻蚀速率，以使得所述第二部分的宽度大于所述第一部分的宽度。2.根据权利要求1所述的半导体结构的制备方法，其特征在于，在形成所述第一离子注入区域之前，所述半导体结构的制备方法还包括：对所述衬底进行第二离子注入工艺，以于所述衬底内形成第二离子注入区域；所述第二离子注入区域位于所述第一离子注入区域的下方；所述第二离子注入区域与所述第一离子注入区域均为P型，且所述第二离子注入区域的离子浓度小于所述第一离子注入区域的离子浓度。3.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述第一离子注入区域内的注入离子及所述第二离子注入区域内的注入离子均包括硼离子。4.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第一离子注入区域为P型；在形成所述第一离子注入区域之前，所述半导体结构的制备方法还包括：对所述衬底进行第二离子注入工艺，以于所述衬底内形成第二离子注入区域；所述第二离子注入区域位于所述第一离子注入区域的下方；所述第二离子注入区域为N型。5.根据权利要求4所述的半导体结构的制备方法，其特征在于，所述第一离子注入区域内的注入离子包括硼离子；所述第二离子注入区域内的注入离子包括磷离子。6.根据权利要求1至5中任一项所述的半导体结构的制备方法，其特征在于，采用干法刻蚀于所述衬底内形成所述字线沟槽。7.根据权利要求1至5中任一项所述的半导体结构的制备方法，其特征在于，在形成所述字线沟槽之后，所述半导体结构的制备方法还包括：对所述衬底进行第三离子注入工艺，以消除所述第一离子注入区域，并于所述衬底内形成第一导电类型的第一掺杂区域；所述第一掺杂区域从所述衬底的上表面向所述衬底内部延伸；对所述衬底进行第四离子注入工艺，以消除所述第二离子注入区域，并于所述衬底内形成第二导电类型的第二掺...

【专利技术属性】
技术研发人员：李永祥，张民慧，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：