一种CMOS敏感信号PAD的屏蔽结构制造技术

本发明专利技术提供一种CMOS敏感信号PAD的屏蔽结构，该结构包括敏感信号PAD、第一屏蔽结构、第二屏蔽结构，敏感信号PAD包括第一钝化层与第一金属层，第一屏蔽结构包括第二钝化层以及第二金属层，第二屏蔽结构包括第三钝化层以及第三金属层，第一金属层、第二金属层、第三金属层两两相互平行且处于第一预设高度，第一金属层与第二金属层相距预设距离，第一金属层与第三金属层相距预设距离。本发明专利技术通过第一屏蔽结构与第二屏蔽结构取代左右屏蔽PAD以及通过增加敏感信号PAD左右两边的PAD之间的距离的方式，实现保证敏感信号PAD的信号完整性的同时减少芯片的面积。芯片的面积。芯片的面积。

【技术实现步骤摘要】
一种CMOS敏感信号PAD的屏蔽结构


[0001]本专利技术集成电路版图设计领域，具体是涉及一种CMOS敏感信号PAD的屏蔽结构。

技术介绍

[0002]在集成电路版图设计中，版图一般围绕性能、面积、时间进行折中，在面对来自时钟或是高速差分信号的时候，性能需要优先考虑，且信号需要根据情况做相应的屏蔽处理。对于内部的敏感信号线往往需要用地线或电源线来做屏蔽处理，比较常用的屏蔽方式有左右屏蔽以及上下左右四周屏蔽的方式，需要根据实际情况和信号线敏感程度来选择。
[0003]对于一些需要通过绑定线拉到引脚的敏感信号PAD(焊盘)同样需要做屏蔽处理，现有的方法一般是在敏感信号PAD的左右两边也加上对应的电源PAD或地线PAD作为屏蔽，如图1至图3中，在敏感信号PAD12的左右两端设置有地线PAD11以及地线PAD13(也可以是是电源PAD11以及电源PAD13)以屏蔽对敏感信号PAD12的干扰，或是尽可能增加敏感信号PAD与左右两边PAD的距离，上述的两种方法都会大大地增加芯片模块的宽度，进而增加芯片面积，如果是PAD limit的布局中，即芯片的面积由芯片上的PAD决定，增加的宽度也会导致芯片面积的被迫增加。
[0004]公告号为CN106206547A的中国专利技术专利公开了一种集成电路封装结构及其制造方法，该封装结构通过环形屏蔽层防止电磁芯片被干扰，从而减少封装体积，环形屏蔽层可以是金属。但是该方案是应用在PCB(印刷电路板)范畴的电磁芯片版图屏蔽结构，无法直接应用在基于片上系统级芯片SOC(System on a Chip)的版图屏蔽结构中。此外，该方案中的电磁芯片屏蔽结构是环形屏蔽的凹槽金属结构，中间是电磁芯片，周围是金属闭合屏蔽环，而在SOC中，每一款芯片的金属层数和高度等物理参数都是固定的，如果同样是在底下设置凹槽来用金属作为屏蔽层，一方面会导致信号PAD与屏蔽层有较大并行面积，导致寄生电容增加，影响到该信号PAD上信号的参数，另外更重要的是，信号PAD在与引线进行焊接的时候，会向下产生相当大的机械应力，如果在底下有较大的金属块，容易产生金属层的塌陷从而导致短路，使得信号PAD的真正信号发生错误。此外，在CMOS生产工艺中，除了信号PAD的金属，其他层次的metal不允许大块金属的出现，如果有，必须对该大块金属进行挖槽或者改为多根宽度较小的金属并联，否则容易导致大块金属的边缘翘起从而突破氧化层与其他层次金属短路，而在PCB版图设计中，没有这些金属宽度的限制。

技术实现思路

[0005]本专利技术的目的是提供一种保证敏感信号PAD的完整性的同时减少芯片面积的CMOS敏感信号PAD的屏蔽结构。
[0006]为了实现上述的第一目的，本专利技术提供的一种CMOS敏感信号PAD的屏蔽结构，其中，包括：敏感信号PAD、第一屏蔽结构、第二屏蔽结构，敏感信号PAD包括第一钝化层与第一金属层，第一屏蔽结构包括第二钝化层以及第二金属层，第二屏蔽结构包括第三钝化层以及第三金属层，第二金属层的金属以及第三金属层的金属均与第一金属层的金属相同；第
一钝化层固定在第一金属层上，第二钝化层固定在第二金属层上，第三钝化层固定在第三金属层上；第一钝化层开设有容许外部敏感信号连接到到第一金属层的窗口；第一屏蔽结构与第二屏蔽结构均连接地端或第一屏蔽结构与第二屏蔽结构均连接电源端；第一金属层、第二金属层、第三金属层两两相互平行且处于第一预设高度，第一金属层与第二金属层相距预设距离，第一金属层与第三金属层相距预设距离。
[0007]由上述方案可见，本专利技术通过第一屏蔽结构与第二屏蔽结构实现了对敏感信号完整性的保护，取代左右屏蔽PAD以及通过增加敏感信号PAD左右两边的PAD之间的距离的方式，在实现保证敏感信号PAD的信号完整性的同时减少芯片的面积。
[0008]进一步的方案是，敏感信号PAD包括第一子金属层第一屏蔽结构包括第二子金属层，第二屏蔽结构包括第三子金属层；第一子金属层的金属、第二子金属层的金属、第三子金属层的金属均与第一金属层的金属相同；第一子金属层连接第一金属层，第二子金属层连接第二金属层，第三子金属层连接第三子金属层；第一子金属层、第二子金属层、第三子金属层两两相互平行且处于第二预设高度，第二预设高度小于第一高度，第一子金属层与第二子金属层相距预设距离，第一子金属层与第三子金属层相距预设距离。
[0009]由此可见，可以满足采用DUP结构的屏蔽信号PAD的需求。
[0010]进一步的方案是，第一子金属层通过硅通孔连接第一金属层，第二子金属层通过硅通孔连接第二金属层，第三子金属层通过硅通孔连接第三子金属层。
[0011]进一步的方案是，第一钝化层、第二钝化层、第三钝化层均为铝垫钝化层。
[0012]进一步的方案是，第一金属层的金属为铜。
附图说明
[0013]图1是现有技术的敏感信号PAD的屏蔽PAD的剖视图。
[0014]图2是现有技术的单个敏感信号PAD的屏蔽PAD的版图的俯视图。
[0015]图3是现有技术的多个敏感信号PAD的屏蔽PAD版图的俯视图。
[0016]图4是本专利技术的敏感信号PAD的屏蔽结构的剖视图。
[0017]图5是本专利技术的单个敏感信号PAD的屏蔽结构的版图的俯视图。
[0018]图6是本专利技术的多个敏感信号PAD的屏蔽结构的版图的俯视图。
[0019]以下结合附图及实施例对本专利技术作进一步说明。
具体实施方式
[0020]本专利技术通过屏蔽结构替代屏蔽PAD，从而减少芯片的面积。
[0021]参见图4至图6，CMOS敏感信号屏蔽PAD包括敏感信号PAD12、第一屏蔽结构21、第二屏蔽结构22，敏感信号PAD12包括第一钝化层120与第一金属层121，第一屏蔽结构21包括第二钝化层210以及第二金属层211，第二屏蔽结构22包括第三钝化层220以及第三金属层221，第二金属层211的金属以及第三金属层221的金属均与第一金属层121的金属相同。第一钝化层120固定在第一金属层121上，第一钝化层210固定在第二金属层211上，第三钝化层220设置在第三金属层221上，第一金属层121、第二金属层211、第三金属层221两两相互平行且处于第一预设高度，第一金属层121与第二金属层211相距预设距离，第一金属层121与第三金属层221相距预设距离，第一预设高度与预设距离根据集成电路生产商给定的设
计规则确定，在不出现短路的情况下，第一预设高度与预设距离应尽可能小以减小芯片面积的使用。需要说明的是，本专利技术的第一预设高度与第二预设高度均以衬底61为零基准面。
[0022]参照图5与图6，图5与图6为俯视视角下的版图，第一钝化层120开设有容许外部敏感信号连接到第一金属层121的窗口(即PAD window，图中未示出)，通过窗口使得第一金属层121与芯片内部的GPIO(General
‑
purpose input/output)连接从而接收敏感信号。根据具体的芯片设计，第本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种CMOS敏感信号PAD的屏蔽结构，其特征在于，包括：敏感信号PAD、第一屏蔽结构、第二屏蔽结构，所述敏感信号PAD包括第一钝化层与第一金属层，所述第一屏蔽结构包括第二钝化层以及第二金属层，所述第二屏蔽结构包括第三钝化层以及第三金属层，所述第二金属层的金属以及所述第三金属层的金属均与所述第一金属层的金属相同；所述第一钝化层固定在所述第一金属层上，所述第二钝化层固定在所述第二金属层上，所述第三钝化层固定在所述第三金属层上；所述第一钝化层开设有容许外部敏感信号连接到所述第一金属层的窗口；所述第一屏蔽结构与所述第二屏蔽结构均连接地端或所述第一屏蔽结构与所述第二屏蔽结构均连接电源端；所述第一金属层、所述第二金属层、所述第三金属层两两相互平行且处于第一预设高度，所述第一金属层与所述第二金属层相距预设距离，所述第一金属层与所述第三金属层相距所述预设距离。2.如权利要求1所述的CMOS敏感信号PAD的屏蔽结构，其特征在于：所述敏感信号PAD包括第一子金属层，所述第一屏蔽结构包括第二子金属层，所述第二屏蔽结构包括第三...

【专利技术属性】
技术研发人员：茹金泉，陈明瑜，陈永烈，陈明娇，
申请(专利权)人：珠海鸿芯科技有限公司，
类型：发明
国别省市：