【技术实现步骤摘要】
半导体装置的制造方法、积层配线结构体的制造方法、及离子束照射装置
[0001]相关申请案的引用
[0002]本申请案基于并主张2021年03月05日提出申请的在先日本专利申请第2021
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035803号的优先权的利益，并且通过引用的方式包含其所有内容。
[0003]本专利技术的实施方式涉及一种半导体装置的制造方法、积层配线结构体的制造方法、及离子束照射装置。
技术介绍
[0004]已知有一种半导体封装，使用了作为半导体装置的NAND型闪速存储器。为了使此种NAND型闪速存储器大容量化，已开发出将多个存储单元积层而构成的三维NAND型闪速存储器。将连接各存储单元的多个导电层积层在基板上，并连接于驱动电路等。
技术实现思路
[0005]本专利技术的实施方式提供一种提高制造效率且提高可靠性的半导体装置的制造方法、积层配线结构体的制造方法、及离子束照射装置。
[0006]一实施方式的半导体装置的制造方法包含以下步骤：在半导体基板上准备积层体，所述积层体在第1方向上依次积层第1层、第2层、第3层、第4层，且包含第1区域及不同于第1区域的第2区域，通过向第1及第2区域照射离子束，对第1及第2区域的第4层进行蚀刻而露出第3层，在第1区域中露出第3层的状态下，向第2区域照射离子束，从而对第2区域的第3层及第2层进行蚀刻而露出第1层。
[0007]根据上述构成，可提供一种提高制造效率且提高可靠性的半导体装置的制造方法、积层配线结构体的制造方法、及离子束照射装置。>附图说明
[0008]图1是表示一实施方式的半导体装置的整体构成的立体图。
[0009]图2是表示一实施方式的半导体装置的存储单元区域MCR及引出区域HUR的构成的立体图。
[0010]图3(A)、(B)是表示一实施方式的半导体装置的积层配线结构体的构成的俯视图及剖视图。
[0011]图4(A)、(B)是表示一实施方式的积层配线结构体的制造方法的俯视图及剖视图。
[0012]图5(A)、(B)是表示一实施方式的积层配线结构体的制造方法的俯视图及剖视图。
[0013]图6(A)、(B)是表示一实施方式的积层配线结构体的制造方法的俯视图及剖视图。
[0014]图7(A)、(B)是表示一实施方式的积层配线结构体的制造方法的俯视图及剖视图。
[0015]图8(A)、(B)是表示一实施方式的积层配线结构体的制造方法的俯视图及剖视图。
[0016]图9(A)、(B)是表示一实施方式的积层配线结构体的制造方法的俯视图及剖视图。
[0017]图10(A)、(B)是表示一实施方式的积层配线结构体的制造方法的俯视图及剖视图。
[0018]图11是表示一实施方式的离子束照射装置的构成的示意图。
[0019]图12(A)、(B)是表示一实施方式的积层配线结构体的制造方法的俯视图及剖视图。
[0020]图13(A)、(B)是表示一实施方式的积层配线结构体的制造方法的俯视图及剖视图。
[0021]图14(A)、(B)是表示一实施方式的半导体装置的积层配线结构体的构成的俯视图及剖视图。
[0022]图15(A)、(B)是表示一实施方式的积层配线结构体的制造方法的俯视图及剖视图。
[0023]图16(A)、(B)是表示一实施方式的半导体装置的积层配线结构体的构成的俯视图及剖视图。
[0024]图17(A)、(B)是表示一实施方式的积层配线结构体的制造方法的俯视图及剖视图。
[0025]图18是表示一实施方式的离子束照射装置的构成的示意图。
[0026]图19是表示一变化例的离子束照射装置的构成的示意图。
具体实施方式
[0027]以下,参考附图来具体说明本实施方式的半导体装置的制造方法、积层配线结构体的制造方法、及离子束照射装置。以下说明中,对具有大体相同功能及构成的要素附加相同符号或者在相同符号后追加字母的符号，仅在必要时重复说明。以下所示的各实施方式例示用于将本实施方式的技术思想具体化的装置、方法。实施方式的技术思想并非将构成零件的材质、形状、结构、配置等特定为下述记载。实施方式的技术思想也可以对权利要求施加各种变更。
[0028]为了更明确地进行说明，附图中有相比实际形态而示意性表示各部分的宽度、厚度、形状等的情况，但这只是一个例子，并不限定本专利技术的解释。本说明书及各附图中，对具备与已叙附图的说明相同的功能的要素附加相同符号，并且有时省略重复说明。
[0029]通过相同工艺形成的多个膜具有相同层结构，且由相同材料构成。本说明书，多个膜分别发挥不同功能或作用时，这些通过相同工艺形成的多个膜也被视作存在于同一层的膜进行处理。
[0030]本专利技术的各实施方式中，从基板朝向存储单元的方向为上方。相反，从存储单元朝向基板的方向为下方。像这样，为了方面说明而使用了上方或下方等语句，但例如也可以将基板与存储单元的上下关系设为与图示相反地配置。此外，以下说明中，例如基板上的存储单元这种表达如上所述只不过是为了说明基板与存储单元的上下关系，也可以在基板与存储单元之间配置其它构件。
[0031]本说明书中，“α包含A、B或C”、“α包含A、B及C的任一个”、“α包含选自由A、B及C组成的群的一个”等表达在未特别说明的情况下，并不排除α包含A～C的多个组合的情况。进而，
这些表达也不排除α包含其它要素的情况。
[0032]只要技术上不产生矛盾，可以将以下各实施方式相互组合。
[0033]以下各实施方式中，例示存储单元阵列作为半导体装置进行说明，但本专利技术的技术也可以应用于存储单元阵列以外的半导体装置(例如CPU、显示器、插入器等)。
[0034]＜第1实施方式＞[半导体装置的整体构成]使用图1来说明本实施方式的半导体装置的整体构成。图1是表示本实施方式的半导体装置10的各要素的配置的立体图。
[0035]半导体装置10是NAND型闪速存储器装置，包含三维配置的存储单元。具体来说，在与半导体基板11的表面垂直的方向上串联连接源极侧选择栅极晶体管、多个(例如64个)存储单元晶体管、及漏极侧选择栅极晶体管而构成存储器串。另外，也可以在串联连接的多个存储单元晶体管的两端、或多个存储单元晶体管间的一部分之间包含虚设单元晶体管。
[0036]半导体装置10形成在半导体基板11上。半导体基板11上划分了存储单元区域MCR、引出区域HUR。存储单元区域MCR内形成包含三维积层的多个存储单元的存储单元阵列16。存储单元阵列16具有由多个导电层及多个绝缘层交替积层的积层体。所述多个导电层连接存储器串的各晶体管而形成源极侧选择栅极线、字线、漏极侧选择栅极线。多个导电层及多个绝缘层在引出区域HUR中延伸而形成积层配线结构体17。存储单元阵列16上设置有未图示的位线，连接于外围电路18。积层配线结构体17上设置有未图示的配线，连接于外围电路18。
[0037]半导体本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体装置的制造方法，包含以下步骤：在半导体基板上准备积层体，所述积层体在第1方向上依次积层第1层、第2层、第3层、第4层，且包含第1区域及不同于所述第1区域的第2区域，通过向所述第1及第2区域照射离子束，对所述第1及第2区域的所述第4层进行蚀刻而露出所述第3层，在所述第1区域中露出所述第3层的状态下，向所述第2区域照射离子束，从而对所述第2区域的所述第3层及所述第2层进行蚀刻而露出所述第1层。2.根据权利要求1所述的半导体装置的制造方法，其中对所述第4层进行蚀刻的步骤包含向所述第4层照射包含选择比高于所述第3层的第1离子种类的离子束，对所述第3层进行蚀刻的步骤包含向所述第3层照射包含选择比高于所述第2层的第2离子种类的离子束，从而露出所述第2层，对所述第2层进行蚀刻的步骤包含向所述第2层照射包含选择比高于所述第1层的所述第1离子种类的离子束。3.根据权利要求2所述的半导体装置的制造方法，其中所述第2层与所述第4层包含氧化硅，所述第1离子种类包含CxFy+离子，所述第1层与所述第3层包含氮化硅或硅，所述第2离子种类包含CxHyFz+离子。4.根据权利要求2所述的半导体装置的制造方法，其中所述第2层与所述第4层包含氧化硅，所述第1离子种类包含CxFy+离子，所述第1层与所述第3层包含金属，所述第2离子种类包含选自由NFx离子(x＞2)、SFx离子(x＞3)、CFx离子(x＞3)组成的群中的一种。5.根据权利要求2至4中任一项所述的半导体装置的制造方法，其中包含所述第1离子种类的离子束及包含所述第2离子种类的离子束在不同等离子生成室中生成，使用快门来选择离子种类。6.根据权利要求2至4中任一项所述的半导体装置的制造方法，其中包含所述第1离子种类的离子束及包含所述第2离子种类的离子束在一个等离子生成室中生成，使用质量选择器来选择离子种类。7.根据权利要求6所述的半导体装置的制造方法，其中使用多个所述等离子生成室来同时照射多个离子束。8.根据权利要求1至4中任一项所述的半导体装置的制造方法，其中准备所述积层体的步骤还包含在所述第4层上形成在所述第1区域及所述第2区域具有开口的遮罩。9.根据权利要求8所述的半导体装置的制造方法，其中所述遮罩的材料包含碳。10.根据权利要求1至4中任一项所述的半导体装置的制造方法，其中还包含在所述第2区域的积层方向上形成绝缘膜的步骤。11.根据权利要求1至4中任一项所述的半导体装置的制造方法，其中还包含在所述第2区域形成导电体的步骤。12.根据权利要求1至4中任一项所述的半导体装置的制造方法，其中当所述第1层与所述第3层包含氮化硅或硅时，还包含将所述第1层与所述第3层去...
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