一种基于时钟抖动和亚稳态的真随机数产生电路制造技术

本发明专利技术公开了一种基于时钟抖动和亚稳态的真随机数产生电路，其包括控制信号产生模块、第一随机信号采样模块、第二随机信号采样模块、第一串转并模块、第二串转并模块、随机数生成模块。控制信号产生模块产生系统所需的控制信号，第一随机信号采样模块对时钟抖动进行采样，输出第一组随机比特位，并经过第一串转并模块输出并行比特位，第二随机信号采样模块对亚稳态进行采样，输出第二组随机比特位，并经过第二串转并模块输出并行比特位，两组随机比特位分别用来控制随机数生成模块中线性反馈移位寄存器的初始状态和反馈系数，从而输出随机性良好的随机比特位。随机性良好的随机比特位。随机性良好的随机比特位。

【技术实现步骤摘要】
一种基于时钟抖动和亚稳态的真随机数产生电路


[0001]本专利技术涉及数字集成电路领域，具体是涉及一种基于时钟抖动和亚稳态的真随机数产生电路。

技术介绍

[0002]随着科技的发展，信息安全越来越受到重视。真随机数在信息安全、密码学、统计学等领域有着广泛而重要的应用，在这些领域里所需的随机序列要满足彼此独立、均匀分布且需要具有不可预测性。真随机数的熵源一般取自物理世界，如电路中的热噪声、亚稳态等，这些都是不可预测的因素。与真随机数对应的是伪随机数，伪随机数一般是通过特定的算法生成相应的序列，只要知道初始状态和算法，那么后续的数据都可以预测。
[0003]真随机数产生电路分为两种：模拟电路和数字电路。采用模拟电路设计很容易受到噪声干扰，且不易与集成，数字电路因其易于集成、成本低、设计方便等优势而受到广泛研究者的青睐。
[0004]一种现有的真随机数生成电路结构，n个闭环振荡器的输出各自接到一个D触发器的数据输入端，每个D触发器的时钟输入端为一低频时钟，而振荡器的频率远高于时钟输入端的频率，振荡器的时钟抖动使得采样值具有随即性，将每个D触发器的输出端相异或便可得到最终的随机序列。该电路若想获得良好随机性的比特流，采样频率和振荡器频率需满足一定关系，否则输出的比特流位码之间会存在一定的相关性，同时在振荡器类型的选择上也需要考虑很多实际问题，因此增加了电路设计和布局的复杂性。

技术实现思路

[0005]针对现有技术的不足，本专利技术公开了一种基于时钟抖动和亚稳态的真随机数产生电路，以解决上述技术中的问题。
[0006]为实现上述目的，本专利技术提供了一种基于时钟抖动和亚稳态的真随机数产生电路，包括：
[0007]控制信号产生模块、第一随机信号采样模块、第二随机信号采样模块、第一串转并模块、第二串转并模块和随机数生成模块；
[0008]所述第一随机信号采样模、所述第二随机信号采样模块、所述第一串转并模块、所述第二串转并模块、所述随机数生成模块分别与所述控制信号产生模块连接；
[0009]所述第一随机信号采样模块与所述第一串转并模块连接；
[0010]所述第二随机信号采样模块与所述第二串转并模块连接；
[0011]所述第一串转并模块、所述第二串转并模块分别与所述随机数生成模块连接；
[0012]所述控制信号产生模块用于产生电路正常工作所需的控制信号；
[0013]所述第一随机信号采样模块用于产生第一组随机比特位；
[0014]所述第二随机信号采样模块用于产生第二组随机比特位；
[0015]所述第一串转并模块用于完成所述第一组随机比特位的串行转并行的功能；
[0016]所述第二串转并模块用于完成所述第二组随机比特位的串行转并行的功能；
[0017]所述随机数生成模块用于对所述第一组随机比特位和所述第二组随机比特位进行处理，输出最终的随机比特位。
[0018]可选地，所述控制信号产生模块包括：三个输入端和五个输出端；
[0019]第一输入端连接外部输入参考时钟ref_clk，第二输入端连接开始信号start，第三输入端连接停止信号stop；
[0020]第一输出端输出控制信号en1，连接至所述第一随机信号采样模块，第二输出端输出控制信号en3，连接至所述第一串转并模块，第三输出端输出控制信号en2，连接至所述第二随机信号采样模块，第四输出端输出控制信号en4，连接至所述第二串转并模块，第五输出端输出所述外部输入参考时钟ref_clk的分频信号clk2，所述分频信号clk2连接至所述随机数生成模块。
[0021]可选地，所述第一随机信号采样模块包括：倍频器模块和亚稳态采样模块；
[0022]所述倍频器模块与所述亚稳态采样模块连接；
[0023]所述倍频器模块包括：一个输入端和一个输出端；所述输入端用来接收所述外部输入参考时钟ref_clk；所述输出端输出所述亚稳态采样模块所需的时钟信号clk1；
[0024]所述亚稳态采样模块由N个与非门、N个D触发器、N
‑
1个异或门组成；所述亚稳态采样模块包括两个输入端和一个输出端，第一输入端连接所述倍频器模块输出的时钟信号clk1，所述时钟信号clk1连接至N个D触发器的时钟输入端口，第二输入端连接所述控制信号en1，所述控制信号en1连接至所述N个与非门的第一输入端，可控制所述亚稳态采样模块是否工作，每个与非门的输出端同时连接至该与非门的第二输入端和一个D触发器的数据输入端，一个与非门对应一个D触发器，N个D触发器的输出两两相异或的结果作为所述第一随机信号采样模块的输出端输出第一组随机比特位至所述第一串转并模块的第一输入端。
[0025]可选地，所述第二随机信号采样模块包括两组环形振荡器和一个D触发器，其中：
[0026]第一环形振荡器由第一与非门和2t个反相器组成，第二环形振荡器由第二与非门和2m个反相器组成，所述第一与非门和所述第二与非门的第一输入端都连接至所述控制信号en2，所述控制信号en2用于控制两个环形振荡器是否工作，所述第一与非门和所述第二与非门的第二输入端分别和两条由反相器构成的延时链的最后一级反相器的输出端相连，形成两组振荡器，第一环形振荡器的最后一级反相器的输出连接至D触发器的数据输入端口，第二环形振荡器的最后一级反相器的输出连接至D触发器的时钟输入端口，D触发器的输出端口作为所述第二随机信号采样模块的输出端输出第二组随机比特位至所述第二串转并模块的第一输入端。
[0027]可选地，所述第一串转并模块包括：两个输入端和一个输出端，
[0028]第一输入端连接所述第一随机信号采样模块的输出端，第二输入端连接所述控制信号产生模块的第二输出端，输出端输出转换后的并行信号para_1连接至所述随机数生成模块。
[0029]可选地，所述第二串转并模块包括两个输入端和一个输出端，
[0030]第一输入端连接所述第二随机信号采样模块的输出端，第二输入端连接所述控制信号产生模块的第四输出端，输出端输出转换后的并行信号para_2连接至所述随机数生成模块的第三输入端。
[0031]可选地，所述随机数生成模块包括n+1个二输入与门、n个D触发器、n
‑
1个异或门；
[0032]n
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1个异或门的第二输入端分别连接到前n
‑
1级D触发器的输出端，n
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1个异或门的第一输入端分别连接至第2到第n与非门的输出端，n
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1个异或门的输出分别连接至第2到第n级D触发器的数据输入端，n个D触发器的异步置位端口分别连接至并行信号para_1的第1到第n位，同时所有的时钟输入端都接至所述分频信号clk2；n+1个与非门的第一输入端分别连接至并行信号para_2的第0到第n位，第1到第n与非门的第二输入端都连接至第n+1与非门的输出端，第n+1与非门的第二输入端连接至第n级D触发器的输出端，同时，第n级D本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于时钟抖动和亚稳态的真随机数产生电路，其特征在于，包括：控制信号产生模块(1)、第一随机信号采样模块(2)、第二随机信号采样模块(3)、第一串转并模块(4)、第二串转并模块(5)和随机数生成模块(6)；所述第一随机信号采样模块(2)、所述第二随机信号采样模块(3)、所述第一串转并模块(4)、所述第二串转并模块(5)、所述随机数生成模块(6)分别与所述控制信号产生模块(1)连接；所述第一随机信号采样模块(2)与所述第一串转并模块(4)连接；所述第二随机信号采样模块(3)与所述第二串转并模块(5)连接；所述第一串转并模块(4)、所述第二串转并模块(5)分别与所述随机数生成模块(6)连接；所述控制信号产生模块(1)用于产生电路正常工作所需的控制信号；所述第一随机信号采样模块(2)用于产生第一组随机比特位；所述第二随机信号采样模块(3)用于产生第二组随机比特位；所述第一串转并模块(4)用于完成所述第一组随机比特位的串行转并行的功能；所述第二串转并模块(5)用于完成所述第二组随机比特位的串行转并行的功能；所述随机数生成模块(6)用于对所述第一组随机比特位和所述第二组随机比特位进行处理，输出最终的随机比特位。2.根据权利要求1所述的基于时钟抖动和亚稳态的真随机数产生电路，其特征在于，所述控制信号产生模块(1)包括：三个输入端和五个输出端；第一输入端连接外部输入参考时钟ref_clk，第二输入端连接开始信号start，第三输入端连接停止信号stop；第一输出端输出控制信号en1，连接至所述第一随机信号采样模块(2)，第二输出端输出控制信号en3，连接至所述第一串转并模块(4)，第三输出端输出控制信号en2，连接至所述第二随机信号采样模块(3)，第四输出端输出控制信号en4，连接至所述第二串转并模块(5)，第五输出端输出所述外部输入参考时钟ref_clk的分频信号clk2，所述分频信号clk2连接至所述随机数生成模块(6)。3.根据权利要求2所述的基于时钟抖动和亚稳态的真随机数产生电路，其特征在于，所述第一随机信号采样模块(2)包括：倍频器模块和亚稳态采样模块；所述倍频器模块与所述亚稳态采样模块连接；所述倍频器模块包括：一个输入端和一个输出端；所述输入端用来接收所述外部输入参考时钟ref_clk；所述输出端输出所述亚稳态采样模块所需的时钟信号clk1；所述亚稳态采样模块由N个与非门、N个D触发器、N
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1个异或门组成；所述亚稳态采样模块包括两个输入端和一个输出端，第一输入端连接所述倍频器模块输出的时钟信号clk1，所述时钟信号clk1连接至N个D触发器的时钟输入端口，第二输入端连接所述控制信号en1，所述控制信号en1连接至所述N个与非门的第一输入端，可控制所述亚稳态采样模块是否工作，每个与非门的输出端同时连接至该与非门的第二输入端和一个D触发器的数据输入端，一个与非门对应一个D触发器，N个D触发器的输出两两相异或的结果作为所述第一随机信...

【专利技术属性】
技术研发人员：来新泉，赵宏宇，李继生，周宏哲，
申请(专利权)人：西安水木芯邦半导体设计有限公司，
类型：发明
国别省市：