电路生成方法及装置、存储介质及电子设备制造方法及图纸

本公开涉及电路生成技术领域，具体涉及一种电路生成方法及装置、计算机可读存储介质及电子设备，该方法包括：获取所述电路中各所述时钟信号之间的时钟关系；根据所述时钟关系按照预设规则对所述时钟信号进行多维分组得到分组结果；根据所述分组结果生成电路约束条件，以根据所述电路约束条件生成所述电路。本公开实施例的技术方案提高了根据时钟信号之间生成的电路约束条件的精度，且降低设计过程中的计算量。中的计算量。中的计算量。

【技术实现步骤摘要】
电路生成方法及装置、存储介质及电子设备


[0001]本公开涉及电路生成
，具体而言，涉及一种电路生成方法及装置、计算机可读存储介质及电子设备。

技术介绍

[0002]在电路设计中，设计时钟信号之间的约束关系是保证电路可以正常运行的不可或缺的一部分。
[0003]现有技术中的根据时钟信号之间生成的电路约束条件的方案的精度较低，且设计过程计算量较大。
[0004]需要说明的是，在上述
技术介绍
部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现思路

[0005]本公开的目的在于提供一种电路生成方法、电路生成装置、计算机可读介质和电子设备，进而至少在一定程度上提高了根据时钟信号之间生成的电路约束条件的精度，且降低设计过程中的计算量。
[0006]根据本公开的第一方面，提供一种电路生成方法，包括：获取所述电路中各所述时钟信号之间的时钟关系；根据所述时钟关系按照预设规则对所述时钟信号进行多维分组得到分组结果；根据所述分组结果生成电路约束条件，以根据所述电路约束条件生成所述电路。
[0007]根据本公开的第二方面，提供一种电路生成装置，包括：获取模块，用于获取所述电路中各所述时钟信号之间的时钟关系；分组模块，用于根据所述时钟关系按照预设规则对所述时钟信号进行分组得到分组结果；生成模块，用于根据所述分组结果生成电路约束条件，以根据所述电路约束条件生成所述电路。
[0008]根据本公开的第三方面，提供一种计算机可读介质，其上存储有计算机程序，计算机程序被处理器执行时实现上述的方法。
[0009]根据本公开的第四方面，提供一种电子设备，其特征在于，包括：一个或多个处理器；以及存储器，用于存储一个或多个程序，当一个或多个程序被一个或多个处理器执行时，使得一个或多个处理器实现上述的方法。
[0010]本公开的一种实施例所提供的电路生成方法，获取所述电路中各所述时钟信号之间的时钟关系；根据所述时钟关系按照预设规则对所述时钟信号进行多维分组得到分组结果；根据所述分组结果生成电路约束条件，以根据所述电路约束条件生成所述电路。相较于现有技术，根据时钟信号之间的时钟关系对时钟信号及进行多维分组，增强了得到分组结果，增加了设计约束条件时的可视性，同时提升了得到的约束条件的精度，进一步的根据多维分组得到的分组结果生成电路约束条件，在生成过程中程序运算难度降低，能够降低计算量，同时能够提升生成电路的容错性。
[0011]应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
[0012]此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
[0013]图1示出了相关技术中时钟分组的示意图；
[0014]图2示出了可以应用本公开实施例的一种示例性系统架构的示意图；
[0015]图3示意性示出本公开示例性实施例中一种电路生成方法的流程图；
[0016]图4示意性示出本公开示例性实施例中一种时钟分组的示意图；
[0017]图5示意性示出本公开示例性实施例中一种生成电路约束条件的流程图；
[0018]图6示意性本公开示例性实施例中一种设置数组之间时钟关系的示意图；
[0019]图7示意性本公开示例性实施例中一种时钟结构的示意图；
[0020]图8示意性本公开示例性实施例中图7中的时钟信号对应的时钟分组结果的示意图；
[0021]图9示意性示出本公开示例性实施例中电路生成装置的组成示意图
[0022]图10示出了可以应用本公开实施例的一种电子设备的示意图。
具体实施方式
[0023]现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。
[0024]此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
[0025]在相关技术中，对于SOC设计而言，IP(intellectual property，智慧财产模块)的SDC(Synopsys Design Constraints，Synopsys设计约束)集成到SOC(System on Chip，系统级芯片)是一件非常重要的事情。SOC设计中的时钟关系往往非常复杂，对时钟进行分组可以便于时钟组织管理，做到时钟关系可视化。对时钟分组后可以设置每个时钟集合之间的时钟关系，设置每个集合之间为同一种时钟关系。对于IP的时钟集成到SOC后需要在SOC层次对时钟进行重新的分组，部分可以复用IP的时钟分组。
[0026]但是，相关技术中，参照图1所示，时钟分组只有一个维度，一般只在这个维度上设置一种时钟关系，这样便于通过循环实现，若在一个维度上设置多种时钟关系，SDC会比较复杂，也无法在一个维度上做到多种时钟关系的可视化。这样不能满足SDC中多种不同时钟
关系的管理需要。SOC集成IP时复用IP与BLOCK(模块)的时钟分组，很难对时钟分组进行扩展。
[0027]图2示出了系统架构的示意图，该系统架构200可以包括终端210与服务器220。其中，终端210可以是智能手机、平板电脑、台式电脑、笔记本电脑等终端设备，服务器220泛指提供本示例性实施方式中电路生成相关服务的后台系统，可以是一台服务器或多台服务器形成的集群。终端210与服务器220之间可以通过有线或无线的通信链路形成连接，以进行数据交互。
[0028]在一种实施方式中，可以由终端210执行上述电路生成方法。例如，用户使用终端210获取时钟信号以及对应的时钟关系后，由终端210进行电路生成。
[0029]在一种实施方式中，可以由服务器220可以执行上述电路生成方法。例如，用户使用终端210获取时钟信号以及各时钟信号之间的时钟关系之后，终端210将时钟信号以及其对应的时钟关系上传至服务器220，由服务器120生成电路图，向终端210返回电路图。
[0030]由上可知，本示例性实施方式中的电路生成方法的执行主体可以是上述终端210或服务器220，本公开对此不做限定。
[0031]下面结合图3对本示例性实施方式中的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电路生成方法，其特征在于，包括：获取所述电路中各所述时钟信号之间的时钟关系；根据所述时钟关系按照预设规则对所述时钟信号进行多维分组得到分组结果；根据所述分组结果生成电路约束条件，以根据所述电路约束条件生成所述电路。2.根据权利要求1所述的方法，其特征在于，所述根据所述时钟关系按照预设规则对所述时钟信号进行多维分组得到分组结果包括：根据所述时钟关系按照预设规则将所述时钟信号分成多个数组，且每个数组中可以包括至少一个集合，所述数组和所述集合满足第一预设条件。3.根据权利要求2所述的方法，其特征在于，所述时钟关系包括异步检查关系、异步不检查关系、逻辑互斥关系以及物理互斥关系，根据所述时钟关系按照预设规则将所述时钟信号分成多个数组包括：根据所述异步检查关系、异步不检查关系、逻辑互斥关系以及物理互斥关系中的多种将所述时钟信号分成多个数组。4.根据权利要求3所述的方法，其特征在于，根据所述异步检查关系、异步不检查关系、逻辑互斥关系以及物理互斥关系中的多种将所述时钟信号分成多个数组包括：确定各所述时钟信号在所述电路中的归属模块；根据所述归属模块、所述异步检查关系、所述异步不检查关系、所述逻辑互斥关系以及所述物理互斥关系中的多种将所述时钟信号分成多个数组。5.根据权利要求2所述的方法，其特征在于，所述时钟关系包括同步关系和非同步关系，所述第一预设条件包括：各所述时钟信...

【专利技术属性】
技术研发人员：赵兴昌，徐铭锋，
申请(专利权)人：OPPO广东移动通信有限公司，
类型：发明
国别省市：