【技术实现步骤摘要】
一种半导体器件的制造方法
[0001]本专利技术涉及半导体
，尤其涉及一种半导体器件的制造方法。
技术介绍
[0002]环栅晶体管相对于平面晶体管和鳍式场效应晶体管具有较高的栅控能力等优势，因此当CMOS器件包括的NMOS晶体管和PMOS晶体管均采用环栅晶体管时可以提高该CMOS器件的工作性能。
[0003]但是，在上述NMOS晶体管和PMOS晶体管的器件结构均为现有的环栅晶体管时，会导致包括该NMOS晶体管和PMOS晶体管的CMOS器件的工作性能不佳。
技术实现思路
[0004]本专利技术的目的在于提供一种半导体器件的制造方法，用于在CMOS器件包括的NMOS晶体管和PMOS晶体管的器件结构均为环栅晶体管的情况下，同时提升该NMOS晶体管和PMOS晶体管的载流子迁移率，进而提高CMOS器件的导电性能。
[0005]为了实现上述目的，本专利技术提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：
[0006]提供一衬底。衬底具有第一阱区和第二阱区。
[0007]在...
【技术保护点】
【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，包括：提供一衬底；所述衬底具有第一阱区和第二阱区；在所述第一阱区上形成第一环栅晶体管、以及在所述第二阱区上形成第二环栅晶体管；所述第一环栅晶体管和所述第二环栅晶体管的导电类型相反；所述第一环栅晶体管包括第一沟道、以及环绕在所述第一沟道具有的第一沟道区外周的第一栅堆叠；所述第二环栅晶体管包括第二沟道、以及环绕在所述第二沟道具有的第二沟道区外周的第二栅堆叠；所述第一沟道区的晶向垂直于所述第二沟道区的晶向；其中，在所述第一阱区上形成所述第一环栅晶体管包括：在所述第一阱区上形成第一堆叠结构；沿着所述衬底的厚度方向，所述第一堆叠结构包括预形成层、以及交替形成在所述预形成层上的第一材料层和第二材料层；所述第一堆叠结构中位于最顶层的为所述第二材料层，所述第一堆叠结构的长度等于所述第一沟道区的长度；对所述第一堆叠结构包括的每层所述第一材料层进行横向减薄处理，以使得所述第一堆叠结构包括的每层所述第一材料层剩余部分的宽度等于所述第一沟道区的宽度。2.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第一环栅晶体管为PMOS晶体管，所述第一沟道区的晶向为[110]晶向；所述第二环栅晶体管为NMOS晶体管，所述第二沟道区的晶向为[100]晶向。3.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第一材料层的层数等于所述第二材料层的层数；位于最底层的所述第一材料层与所述预形成层接触；或，所述第一材料层的层数比所述第二材料层的层数少一层；位于最底层的所述第二材料层与所述预形成层接触。4.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第一材料层的厚度大于所述第二材料层的厚度；和/或，所述第一材料层的厚度为10nm～60nm；和/或，所述第二材料层的厚度为5nm～20nm。5.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第一材料层的材质为Si1‑
x
Ge
x
；其中，0≤x≤1；所述第二材料层的材质为Si1‑
y
Ge
y
；其中，0≤y≤1、且∣x
‑
y∣≥0.2。6.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述预形成层包括第一预形成部和/或第二预形成部；所述第一预形成部的材质为Si；所述第二预形成部的材质为Si1‑
z
Ge
z
；其中，0＜z≤1；在所述预形成层包括所述第一预形成部和所述第二预形成部的情况下，所述第二预形成部位于所述第一预形成部上。7.根据权利要求1所述的半导体器件的制造方法，其特征在于，采用准原子层刻蚀工艺对所述第一堆叠结构包括的每层所述第一材料层进行所述横向减薄处理。8.根据权利要求7所述的半导体器件的制造方法，其特征在于，所述采用准原子层刻蚀工艺对所述第一堆叠结构包括的每层所述第一材料层进行所述横向...
【专利技术属性】
技术研发人员：李永亮，张佳熠，贾晓峰，赵飞，殷华湘，罗军，王文武，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：
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