一种堆叠封装结构及其制备方法技术

本发明专利技术属于集成电路封装测试领域，具体是一种堆叠封装结构及其制备方法，包括塑封体、焊盘、内引脚、芯片，所述芯片的第一面连接所述内引脚，所述塑封体包裹所述内引脚和所述芯片的第一面，所述焊盘设置于所述塑封体表面。塑封体表面设置焊盘，有利于无内引脚封装产品的立体组装，减少PCB板走线面积，减少信号延迟和信号干扰，提高数据传输速度，提高组装密度；内引脚不仅可以用作电气连接，而且可以作为散热片用来实现热传递。片用来实现热传递。片用来实现热传递。

【技术实现步骤摘要】
一种堆叠封装结构及其制备方法


[0001]本专利技术属于集成电路封装测试领域，具体是一种堆叠封装结构及其制备方法。

技术介绍

[0002]处理器类电路包含微控制器MCU、数字信号处理器DSP、可编程逻辑器件FPGA、专用处理器ASIC等。处理器类电路所使用的存储器大多由片内存储器和片外存储器构成。
[0003]其中片内存储器与处理器类电路集成在同一个封装体内，由封装体内部互联来实现通信，实现较低的通信延迟。而片外存储器是独立的封装体，其焊盘一般在封装体底部，使用QFN/DFN等无内引脚封装的处理器类电路，其焊盘也均在封装体底部，在贴装到PCB板上后焊盘几乎全部被封装体自身遮盖，因此需要通过PCB板走线来实现与处理器类电路的通信，复杂的PCB板走线会带来相对较高的通信延迟和信号干扰。

技术实现思路

[0004]针对现有技术中PCB板走线复杂带来通信延迟和信号干扰的问题，本专利技术提供一种堆叠封装结构及其制备方法。
[0005]为实现上述目的，本专利技术提供如下技术方案：
[0006]第一方面，本专利技术提供一种堆叠封装结构，其特征在于，包括塑封体、焊盘、内引脚、芯片，所述芯片的第一面连接所述内引脚，所述塑封体包裹所述内引脚和所述芯片的第一面，所述焊盘设置于所述塑封体表面。
[0007]所述塑封体的上下表面均设有焊盘。
[0008]进一步的，所述芯片的第二面裸露。
[0009]进一步的，所述芯片的第二面与所述塑封体表面平齐。
[0010]进一步的，包括焊球，所述芯片倒装在所述内引脚上，通过所述焊球焊接所述内引脚与所述芯片。
[0011]进一步的，所述内引脚与所述芯片引线键合。
[0012]进一步的，还包括衬底，所述芯片固定安装于所述衬底上。
[0013]进一步的，所述衬底底面与所述塑封体表面平齐。
[0014]进一步的，所述衬底底面裸露。
[0015]第二方面，本专利技术提供一种堆叠封装结构的制备方法，其特征在于，包括如下步骤：将芯片置于引线框架内；将所述芯片和内引脚相连接；用塑封料包裹所述芯片和所述内引脚；固化所述塑封料，形成塑封体，完成制备。
[0016]与现有技术相比，本专利技术具有如下有益效果：
[0017]第一、本专利技术一种堆叠封装结构，塑封体表面设置焊盘，有利于无内引脚封装产品的立体组装，减少PCB板走线面积，减少信号延迟和信号干扰，提高数据传输速度，提高组装密度；内引脚不仅可以用作电气连接，而且可以作为散热片用来实现热传递。
[0018]第二、本专利技术一种堆叠封装结构，芯片背面裸露或者衬底背面裸露，均可作为散热
表面，提高热传递效率，利于散热。
附图说明
[0019]构成本专利技术的一部分的说明书附图用来提供对本专利技术的进一步理解，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。
[0020]在附图中：
[0021]图1为本专利技术一种堆叠封装结构外表面示意图；
[0022]图2为本专利技术一种堆叠封装结构外表面有背露面示意图；
[0023]图3为本专利技术一种堆叠封装结构倒装芯片焊电路剖视图；
[0024]图4为本专利技术一种堆叠封装结构无衬底引线键合电路剖视图；
[0025]图5为本专利技术一种堆叠封装结构有衬底引线键合电路剖视图；
[0026]图6为本专利技术一种堆叠封装结构L形内引脚无衬底引线键合电路剖视图；
[0027]图7为本专利技术一种堆叠封装结构L形内引脚有衬底引线键合电路剖视图；
[0028]图中包括：1
‑
塑封体、2
‑
焊盘、21
‑
第一焊盘、22
‑
第二焊盘、3
‑
背露、4
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内引脚、5
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芯片、6
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焊球、7
‑
键合丝、8
‑
衬底。
具体实施方式
[0029]下面将参考附图并结合实施例来详细说明本专利技术。需要说明的是，在不冲突的情况下，本专利技术中的实施例及实施例中的特征可以相互组合。
[0030]以下详细说明均是示例性的说明，旨在对本专利技术提供进一步的详细说明。除非另有指明，本专利技术所采用的所有技术术语与本专利技术所属领域的一般技术人员的通常理解的含义相同。本专利技术所使用的术语仅是为了描述具体实施方式，而并非意图限制根据本专利技术的示例性实施方式。
[0031]本专利技术提供一种堆叠封装结构及其制备方法，如图1所示，塑封体1完成封装后，产品上下表面均有焊盘2，方便进行立体组装，减少PCB板走线面积，减少信号延迟和信号干扰，提高数据传输速度，提高组装密度。
[0032]在无需立体组装时，如图2所示，将塑封体1表面的焊盘2作为散热表面。对于倒装芯片焊电路和无衬底上芯引线键合电路，还可以将裸露的芯片背面作为散热表面。对于有衬底上芯引线键合电路，还可以将裸露的衬底背面作为散热表面。
[0033]实施例1
[0034]一种堆叠封装结构，其剖视图如图3所示，芯片5倒装在内引脚4上表面，芯片5和内引脚4通过焊球6固定连接。塑封包裹后芯片5背面裸露，形成背露3，背露3与塑封体1上表面平齐。内引脚4下表面高于塑封体1下表面，位于塑封体1内部。塑封体1上表面的第一焊盘21和下表面的第二焊盘22也作为散热表面。
[0035]实施例2
[0036]一种堆叠封装结构，其剖视图如图4所示，内引脚4下表面高于塑封体1下表面，位于塑封体1内部。引线框架无衬底，在引线键合时芯片5粘贴在胶膜上，芯片5与内引脚4使用键合丝7连接，塑封包封后撕去胶膜芯片5背面裸露形成背露3，与塑封体1上表面平齐。塑封体1上表面的第一焊盘21和下表面的第二焊盘22也作为散热表面。
[0037]实施例3
[0038]一种堆叠封装结构，其剖视图如图5所示，内引脚4下表面高于塑封体1下表面，位于塑封体1内部。引线框架有衬底8，在引线键合时芯片5粘贴在衬底8上，芯片5与内引脚4使用键合丝7连接，塑封包封后衬底8背面裸露形成背露3，与塑封体1下表面平齐。塑封体1上表面的第一焊盘21和下表面的第二焊盘22也作为散热表面。
[0039]实施例4
[0040]一种堆叠封装结构，其剖视图如图6所示，内引脚4下表面与塑封体1下表面平齐。在引线键合时芯片5粘贴在胶膜上，芯片5与内引脚4使用键合丝7连接，塑封包封后撕去胶膜芯片5背面裸露形成背露3，与塑封体1下表面平齐。塑封体1上表面的第一焊盘21和下表面的第二焊盘22也作为散热表面。
[0041]实施例5
[0042]一种堆叠封装结构，其剖视图如图7所示，内引脚4下表面与塑封体1下表面平齐。引线框架有衬底8，在引线键合时芯片5粘贴在衬底8上，芯片5与内引脚4使用键合丝7连接，塑封包封后衬底8背面裸露形成背露3，与塑封体1下表面平齐。塑封体1上表面的第一焊盘21和下表面的第二焊盘22本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种堆叠封装结构，其特征在于，包括塑封体(1)、焊盘(2)、内引脚(4)、芯片(5)，所述芯片(5)的第一面连接所述内引脚(4)，所述塑封体(1)包裹所述内引脚(4)和所述芯片(5)的第一面，所述焊盘(2)设置于所述塑封体(1)表面。2.根据权利要求1中所述的堆叠封装结构，其特征在于，所述塑封体(1)的上下表面均设有焊盘(2)。3.根据权利要求1中所述的堆叠封装结构，其特征在于，所述芯片(5)第二面裸露。4.根据权利要求1中所述的堆叠封装结构，其特征在于，所述芯片(5)的第二面与所述塑封体(1)外表面平齐。5.根据权利要求1中所述的堆叠封装结构，其特征在于，包括焊球(6)，所述芯片(5)倒装在所述内引脚(4)上，通过所述焊球(6)焊...

【专利技术属性】
技术研发人员：方兆国，达旭娟，张季春，
申请(专利权)人：西安微电子技术研究所，
类型：发明
国别省市：