本公开的某些方面总体上涉及电平移位电路(100)。电平移位电路通常包括：第一上拉路径(102,170)，该第一上拉路径具有至少一个第一二极管(170)和至少一个第一晶体管(102)，以及第二上拉路径(108,174)，该第二上拉路径具有至少一个第二二极管(174)和至少一个第二晶体管(108)。电平移位电路还可以包括：第一下拉路径(124,120)，该第一下拉路径具有第三晶体管(120)和第四晶体管(124)，其中第四晶体管(124)耦合在第三晶体管(120)与第一二极管(170)之间；第二下拉路径(126,130)，第二下拉路径具有第五晶体管(126)和第六晶体管(130)，其中第六晶体管(130)耦合在第五晶体管(126)与第二二极管(174)之间；以及过电压保护电路(125,131)，过电压保护电路耦合到第六晶体管(124)的栅极和第四晶体管(130)的栅极。(124)的栅极和第四晶体管(130)的栅极。(124)的栅极和第四晶体管(130)的栅极。
【技术实现步骤摘要】
【国外来华专利技术】具有自动电压偏置可靠性保护的电平移位器
[0001]优先权要求
[0002]本专利申请要求于2020年1月15日提交的、题为“LEVEL SHIFTER WITH AUTO VOLTAGE
‑
BIAS RELIABILITY PROTECTION”、申请号为16/743,617的优先权，其已被转让给本申请的受让人并在此通过引用明确并入本文。
[0003]本公开的某些方面总体上涉及电子电路，并且更具体地，涉及电平移位电路。
技术介绍
[0004]随着集成电路(IC)的最小特征尺寸继续缩小以及对降低功耗的需求持续存在，数字电路的核心逻辑部分由不断降低的电压供电，诸如低至1.0V或更低。但是，IC的其他部分(例如，输入/输出(I/O)部分)的电源电压可能保持在更高的电压电平，诸如1.8V、2.5V、3.3V或更高。这些更高的电压电平可以被用来与其他逻辑类型进行接口或确保与其他设备的兼容性。因此，电压电平移位器(例如，电平移位电路)可以被用来将信号从相对低的电源电压电平移位到相对高的电源电压，或者反之亦然。
[0005]电压电平移位器在许多应用中被用作低压控制与高压控制、时钟或其他信号之间的接口。这些应用包括模数转换器(ADC)、数模转换器(DAC)、时钟电平移位器以及任何其他具有多个电源电压的高速接口。理想的电平移位器将输入信号移位到不同的电平，并在没有任何问题的情况下将两个接口连接在一起，使得电平移位器的影响几乎可以忽略不计。然而，在高速接口应用中，传统的电平移位器可能具有高延迟、在电压电平极端的各种组合上的性能不一致和/或占空比失真。
技术实现思路
[0006]本公开的某些方面通常涉及电平移位电路。电平移位电路通常包括：第一上拉路径，该第一上拉路径具有至少一个第一二极管和至少一个第一晶体管，其中至少一个第一晶体管的栅极耦合到输入电压节点；第二上拉路径，该第二上拉路径具有至少一个第二二极管和至少一个第二晶体管，其中至少一个第二晶体管的栅极耦合到互补输入电压节点；第一下拉路径，该第一下拉路径具有第三晶体管与第四晶体管，其中第四晶体管耦合在第三晶体管与第一二极管之间；第二下拉路径，该第二下拉路径具有第五晶体管和第六晶体管，其中第六晶体管耦合在第五晶体管与第二二极管之间；以及过电压保护电路，该过电压保护电路具有第七晶体管与第八晶体管，第七晶体管的栅极和第八晶体管的栅极分别耦合到第八晶体管的源极和第七晶体管的源极，其中第七晶体管的漏极和第八晶体管的漏极耦合到第四晶体管的栅极和第六晶体管的栅极。
[0007]本公开的某些方面通常涉及一种用于电压电平移位的方法。该方法通常包括：在电平移位电路的第一节点与电平移位电路的第二节点之间选择较高的电压，并且向电平移位电路的第三节点提供该较高的电压。电平移位电路可以包括：第一上拉路径，该第一上拉
路径具有耦合到第一节点的至少一个第一晶体管和至少一个第一二极管，其中至少一个第一晶体管的栅极耦合到输入电压节点；第二上拉路径，该第二上拉路径具有耦合到第二节点的至少一个第二晶体管和至少一个第二二极管，其中至少一个第二晶体管的栅极耦合到互补输入电压节点；第一下拉路径，该第一下拉路径具有第三晶体管和第四晶体管，第四晶体管的栅极耦合到第三节点，其中第四晶体管耦合在第三晶体管与第一二极管之间；以及第二下拉路径，该第二下拉路径具有第五晶体管和第六晶体管，第六晶体管的栅极耦合到第三节点，其中第六晶体管耦合在第五晶体管与第二二极管之间。
附图说明
[0008]为了可以详细理解本公开的上述特征的方式，可以通过参考各方面来获得上文简要概括的更具体的描述，各方面中的一些方面在附图中被图示。然而，要注意的是，附图仅图示了本公开的某些典型方面，并且因此不应被认为是对其范围的限制，因为描述可以准许其他同样有效的方面。
[0009]图1是根据本公开的某些方面的示例电平移位电路的电路图。
[0010]图2A和图2B图示了根据本公开的某些方面的在电平移位电路的不同操作配置期间的交叉耦合晶体管的操作。
[0011]图3图示了根据本公开的某些方面的利用锁存功能实现的电平移位电路。
[0012]图4是根据本公开的某些方面的用于电压电平移位的示例操作的流程图。
具体实施方式
[0013]下面参考附图更全面地描述本公开的各个方面。然而，本公开可以以许多不同的形式来体现，并且不应被解释为限于贯穿本公开所呈现的任何特定的结构或功能。相反，提供这些方面是为了使本公开彻底和完整，并将向本领域技术人员充分传达本公开的范围。基于本文的教导，本领域技术人员应当了解，本公开的范围旨在覆盖本文公开的本公开的任何方面，无论是独立于本公开的任何其他方面被实现还是与本公开的任何其他方面组合来实现。例如，可以使用本文阐述的任意数量的方面来实现装置或实现方法。此外，本公开的范围旨在覆盖这样的装置或方法：使用其他结构、功能的装置或方法，或者使用除了本文阐述的本公开的各个方面之外的其他结构、功能的装置或方法，或者使用不同于本文阐述的本公开的各个方面的结构和功能来实践的装置或方法。应当理解，本文公开的公开内容的任何方面都可以通过权利要求的一个或多个元素来体现。
[0014]在本文中词语“示例性”被用来意指“用作示例、实例或说明”。本文中描述为“示例性”的任何方面不必然被解释为比其他方面更优选或者更具优势。
[0015]示例电平移位电路
[0016]电压电平移位电路(或电平移位器)在许多应用中被用作低压控制与高压控制、时钟或其他信号之间的接口。这些应用包括压控振荡器(VCO)、模数转换器(ADC)(例如，用于温度传感器)、数模转换器(DAC)、时钟电平移位器以及任何其他具有多个电源电压的高速接口。
[0017]某些方面涉及宽输入范围电平移位电路。在某些器件中，电平移位电路的输入操作电压范围应该足够宽，以支持器件的核心电源电压(例如，Vdd)的缩放。某些电平移位器
设计使用厚氧化物器件，由于与薄氧化物器件(例如稳压器Vt(RVT)氧化物器件)相比，厚氧化物器件的阈值电压(Vt)较高，所以厚氧化物器件可能无法满足宽输入操作电压范围规范。
[0018]本公开的某些方面涉及使用厚氧化物器件和薄氧化物器件实现以增加电平移位电路的输入操作电压范围的电平移位电路。例如，电平移位电路的下拉晶体管可以使用薄氧化物器件来实现，而电平移位电路的上拉晶体管可以使用厚氧化物器件来实现。
[0019]虽然使用薄氧化物器件和厚氧化物器件二者改善了输入操作电压范围，但是由于晶体管的过电压应力(例如，栅极到源极电压(V
GS
)/漏极到源极电压(V
DS
)/栅极到漏极电压(V
GD
))，器件可靠性可能会降低。本公开的某些方面涉及针对使用薄氧化物器件和厚氧化物器件实现的电平移位器的过电压保护电路。例如，某些方面提供了具有薄氧化物器件(例如，薄氧化物晶体管)和厚氧化物器件(例如，厚氧化物晶体管)的电平移位本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】1.一种电平移位电路，包括：第一上拉路径，所述第一上拉路径具有至少一个第一二极管和至少一个第一晶体管，其中所述至少一个第一晶体管的栅极耦合到输入电压节点；第二上拉路径，所述第二上拉路径具有至少一个第二二极管和至少一个第二晶体管，其中所述至少一个第二晶体管的栅极耦合到互补输入电压节点；第一下拉路径，所述第一下拉路径具有第三晶体管和第四晶体管，其中所述第四晶体管耦合在所述第三晶体管与所述第一二极管之间；第二下拉路径，所述第二下拉路径具有第五晶体管和第六晶体管，其中所述第六晶体管耦合在所述第五晶体管与所述第二二极管之间；以及过电压保护电路，所述过电压保护电路具有第七晶体管和第八晶体管，所述第七晶体管的栅极和所述第八晶体管的栅极分别耦合到所述第八晶体管的源极和所述第七晶体管的源极，其中所述第七晶体管的漏极和所述第八晶体管的漏极耦合到所述第四晶体管的栅极和所述第六晶体管的栅极。2.根据权利要求1所述的电平移位电路，其中：所述第七晶体管的所述源极耦合到所述第一二极管，并且耦合到所述第四晶体管的所述漏极；并且所述第八晶体管的所述源极耦合到所述第二二极管，并且耦合到所述第六晶体管的所述漏极。3.根据权利要求1所述的电平移位电路，其中：所述第一二极管包括至少一个第一二极管连接的晶体管；所述第二二极管包括至少一个第二二极管连接的晶体管；所述第一上拉路径还包括第九晶体管，所述第九晶体管的栅极耦合到所述至少一个第二二极管连接的晶体管的栅极；并且所述第二上拉路径还包括第十晶体管，所述第十晶体管的栅极耦合到所述至少一个第一二极管连接的晶体管的栅极。4.根据权利要求1所述的电平移位电路，其中：所述第一下拉路径还包括耦合在所述第三晶体管与所述第四晶体管之间的第九晶体管；并且所述第二下拉路径还包括耦合在所述第五晶体管与所述第六晶体管之间的第十晶体管。5.根据权利要求4所述的电平移位电路，其中：所述至少一个第一晶体管、所述至少一个第二晶体管、所述第四晶体管、所述第六晶体管、所述第七晶体管和所述第八晶体管包括厚氧化物晶体管；并且所述第三晶体管、所述第五晶体管、所述第九晶体管和所述第十晶体管包括薄氧化物晶体管。6.根据权利要求4所述的电平移位电路，其中所述第九晶体管的栅极和所述第十晶体管的栅极耦合到第一电压轨节点。7.根据权利要求6所述的电平移位电路，其中所述至少一个第一晶体管的源极和所述至少一个第二晶体管的源极耦合到第二电压轨节点，所述第二电压轨节点处的电压高于所
述第一电压轨节点处的电压。8.根据权利要求1所述的电平移位电路，还包括：第一升压器路径，所述第一升压器路径具有耦合在所述第一二极管与所述第三晶体管的漏极之间的第九晶体管；以及第二升压器路径，所述第二升压器路径具有耦合在所述第二二极管与所述第五晶体管之间的第十晶体管。9.根据权利要求8所述的电平移位电路，其中：所述第九晶体管的栅极耦合到所述输入电压节点；并且所述第十晶体管的栅极耦合到所述互补输入电压节点。10.根据权利要求1所述的电平移位电路，还包括：第一缓冲电路，所述第一缓冲电路具有耦合在电压轨节点与所述电平移位电路的输出节点之间的第九晶体管、以及耦合在参考电位节点与所述输出节点之间的第十晶体管，所述第一二极管耦合在所述第九晶体管的栅极与所述第十晶体管的栅极之间；以及第二缓冲电路，所述第二缓冲电路具有耦合在所述电压轨节点与所述电平移位电路的互补输出节点之间的第十一晶体管、以及耦合在所述...
【专利技术属性】
技术研发人员：R，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：
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