半导体结构和相关芯片和电子装置制造方法及图纸

本实用新型专利技术公开了一种半导体结构和相关芯片和电子装置。半导体结构包含半导体基板及宏单元。该宏单元设置于该半导体基板上，该宏单元包含时钟输入端、第一D型正反器、第二D型正反器及第一线路连接单元。该时钟输入端接收时钟信号。该第一D型正反器及该第二D型正反器的该时钟信号端耦接于该时钟输入端。该第一线路连接单元具有耦接于该第一D型正反器的数据输出端的第一端，耦接于该第二D型正反器的数据输入端的第二端，耦接于第一外部数据输出端的第三端，及耦接于第一外部数据输入端的第四端。端。端。

【技术实现步骤摘要】
半导体结构和相关芯片和电子装置


[0001]本技术是有关于一种半导体结构，特别是一种可依据需求作为多位触发器或同步器的半导体结构。

技术介绍

[0002]随着芯片系统中的电路日益复杂，在电路设计的阶段，除了电路本身能够执行所需的功能之外，也需要考虑到在实际操作时，是否能够满足电路功耗及信号时序等条件。举例来说，为了减少整体芯片的动态功耗，就可能会加入共享时钟树的多位触发器(multi
‑
bit flip
‑
flop)来降低动态功耗。或者，若芯片系统中包含了在不同时钟频率下工作的电路，就可能会使用同步器(synchronizer)来减少数据出现亚稳态的情况，从而确保跨时钟域的电路之间能够同步地传输数据。
[0003]然而，设计者在电路设计的阶段可能无法完全预知实际操作的情况，因此常会在模拟或验证后，才调整设计并对应地设置同步器或多位触发器，又或是在事先就设置额外的同步器或多位触发器作为备用。由于同步器与多位触发器的功能不同，也无法共享，因此在设计上较无弹性，导致设计时间拉长，也可能增加所需的电路面积。

技术实现思路

[0004]本技术的目的之一在于公开一种能够依据需求作为多位触发器或同步器的的半导体结构和相关芯片和电子装置，来解决上述问题。
[0005]本技术的一实施例提供一种半导体结构。半导体结构包含半导体基板(substrate)及宏单元(macro cell)。宏单元设置于该半导体基板上，并可包含时钟输入端、第一D型正反器(D flip flop)、第二D型正反器及第一线路连接单元。该时钟输入端用以接收时钟信号。该第一D型正反器具有时钟信号端、数据输入端及数据输出端，该第一D型正反器的该时钟信号端耦接于该时钟输入端。该第二D型正反器具有时钟信号端、数据输入端及数据输出端，该第二D型正反器的该时钟信号端耦接于该时钟输入端。该第一线路连接单元具有第一端耦接于该第一D型正反器的该数据输出端，第二端耦接于该第二D型正反器的该数据输入端，第三端耦接于第一外部数据输出端，及第四端耦接于第一外部数据输入端。
[0006]本技术的另一实施例提供一种芯片，该芯片包含前述的半导体结构。
[0007]本技术的另一实施例提供一种电子装置，该电子装置包含前述的芯片。
[0008]本技术的半导体结构和相关芯片和电子装置可以共享D型正反器来实作同步器或多位触发器以提升设计、制造流程及/或硬件使用的弹性与效率。
附图说明
[0009]图1是本技术一实施例的半导体结构的示意图。
[0010]图2是使用图1的宏单元作为多位触发器的半导体结构的示意图。
[0011]图3是使用图1的宏单元作为同步器的半导体结构的示意图。
[0012]图4是本技术一实施例的半导体结构的示意图。
具体实施方式
[0013]以下公开内容提供用于实施本技术的不同特征的许多不同实施例或实例。下文描述组件及配置的特定实例以简化本技术。当然，此等仅为实例且不旨在限制。举例而言，在下列描述中，第一构件形成于第二构件上方或第一构件形成于第二构件之上，可包含该第一构件及该第二构件直接接触的实施例，且也可包含额外构件形成在该第一构件与该第二构件之间的实施例，使得该第一构件及该第二构件可不直接接触的实施例。另外，本技术可在各种实例中重复组件符号及/或字母。此重复出于简化及清楚的目的，且本身不代表所论述的各项实施例及/或组态之间的关系。
[0014]此外，为便于描述，可在本技术中使用诸如“在
…
下面”、“在
…
下方”、“下”、“在
…
上方”、“上”及类似者的空间相对术语来描述一个组件或构件与另一(些)组件或构件的关系，如图中绘示。空间相对术语旨在涵盖除在图中描绘的定向以外的使用或操作中的装置的不同定向。该装置可以有其他定向(旋转90度或按其他定向)，同样可以相应地用来解释本技术中使用的空间相对描述词。
[0015]尽管阐述本技术的数值范围及参数为近似值，但申请人已尽可能精确地在具体实例中阐述数值。然而，任何数值必然含有源自各自测试环境下的误差。如本技术中使用，术语“约”通常意谓在一给定值或范围的10％、5％、1％或0.5％内。术语“约”也可以意谓一般技术者所认知的平均值内的可接受标准误差。除了在操作/工作实例中之外，或除非另外明确指定，否则在全部例项中所记载的数值范围、量、值及百分比(诸如针对材料数量、持续时间、温度、操作条件、量的比率及本技术中公开的其类似者的数值范围、量、值及百分比)，应理解为均由术语“约”所修饰。因此，除非相反地指示，否则本技术及随附权利要求书中阐述的数值参数可依据实际状况变动的近似值，且各数值参数可能经一般舍入方式处理。本技术中可将范围表达为自一个数值端点至另一数值端点或在两个数值端点之间。除非另外指定，否则本技术中公开的全部范围都包含数值端点。
[0016]图1是本技术一实施例的半导体结构SS1的示意图，半导体结构SS1可包含半导体基板(未绘于图中)及宏单元100。宏单元100可设置于半导体基板上，且在本实施例中，宏单元100可依据需求而用以作为同步器或多位触发器。
[0017]如图1所示，宏单元100包含时钟输入端CKI、外部数据输入端DI1、外部数据输出端DON、D型正反器1101至110N及线路连接单元1201至120(N
‑
1)，其中N为大于1的整数。时钟输入端CKI可接收时钟信号SIG
CLK
。每一个D型正反器1101至110N可具有时钟信号端CLK、数据输入端D及数据输出端Q，且D型正反器1101至110N的时钟信号端CLK可共同耦接至时钟输入端CKI。此外，每一个线路连接单元1201至120(N
‑
1)可具有第一端、第二端、第三端及第四端，且每一个线路连接单元1201至120(N
‑
1)可耦接在D型正反器1101至110N对应的两个D型正反器之间。举例来说，线路连接单元1201的第一端可耦接于D型正反器1101的数据输出端Q，线路连接单元1201的第二端可耦接于D型正反器1102的数据输入端D，线路连接单元1201的第三端可耦接于外部数据输出端DO1，而线路连接单元1201的第四端可耦接于外部数据输入端DI2。同样地，线路连接单元1202的第一端可耦接于D型正反器1102的数据输出端Q，
线路连接单元1202的第二端可耦接于D型正反器1103的数据输入端D，线路连接单元1202的第三端可耦接于外部数据输出端DO2，而线路连接单元1202的第四端可耦接于外部数据输入端DI3。线路连接单元120(N
‑
1)的第一端可耦接于D型正反器110(N
‑
1)的数据输出端Q(未绘于图中)，线路连接单元120(N
‑
1)的第二端可耦接于D型正反器110N的数本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包含：半导体基板；及宏单元，设置于该半导体基板上，该宏单元包含：时钟输入端，用以接收时钟信号；第一D型正反器，具有时钟信号端、数据输入端及数据输出端，该第一D型正反器的该时钟信号端耦接于该时钟输入端；第二D型正反器，具有时钟信号端、数据输入端及数据输出端，该第二D型正反器的该时钟信号端耦接于该时钟输入端；及第一线路连接单元，具有第一端耦接于该第一D型正反器的该数据输出端，第二端耦接于该第二D型正反器的该数据输入端，第三端耦接于第一外部数据输出端，及第四端耦接于第一外部数据输入端。2.根据权利要求1所述的半导体结构，其中：该宏单元用以作为多位触发器；该半导体结构另包含：第一导线，耦接于该第一线路连接单元的该第一端及该第三端；及第二导线，耦接于该第一线路连接单元的该第二端及该第四端；及其中该第一导线及该第二导线是形成于该宏单元上的至少一导电层。3.根据权利要求2所述的半导体结构，其中：该第一导线及该第二导线是依据工程变更命令而形成。4.根据权利要求1所述的半导体结构，其中：该宏单元用以作为同步器；及该半导体结构另包含：第一导线，耦接于该第一线路连接单元的该第一端及该第二端；其中该第一导线是形...

【专利技术属性】
技术研发人员：林家弘，邱志杰，
申请(专利权)人：英属维京群岛商烁星有限公司，
类型：新型
国别省市：