薄膜晶体管阵列面板及相关制造方法技术

提供了一种薄膜晶体管阵列面板和相关制造方法。所述薄膜晶体管阵列面板包括晶体管，所述晶体管可以包括半导体、源电极、漏电极和栅电极。半导体可以包括第一掺杂区、第二掺杂区、源区、漏区和沟道区。沟道区设置在源区与漏区之间。第一掺杂区设置在沟道区与源区之间。第二掺杂区设置在沟道区与漏区之间。第一掺杂区的掺杂浓度低于源区的掺杂浓度。第二掺杂区的掺杂浓度低于漏区的掺杂浓度。源电极电连接到源区。漏电极电连接到漏区。栅电极与沟道区叠置。叠置。叠置。

【技术实现步骤摘要】
薄膜晶体管阵列面板及相关制造方法
[0001]本申请是申请日为2017年9月5日、申请号为201710790406.8的专利技术专利申请“薄膜晶体管阵列面板及相关制造方法”的分案申请。


[0002]
涉及晶体管(例如，薄膜晶体管)、薄膜晶体管阵列面板以及晶体管和/或薄膜晶体管阵列面板的制造方法。

技术介绍

[0003]薄膜晶体管(TFT)可以用于诸如显示装置的电子装置。TFT可以包括连接到用于传输扫描信号的栅极线的栅电极、连接到用于将信号传输到像素电极的数据线的源电极、面对源电极的漏电极以及电连接到源电极和漏电极中的每个的半导体。
[0004]在此
技术介绍
部分公开的上述信息用于增强对描述的技术的背景的理解。
技术介绍
部分可以包含不形成对于本领域的普通技术人员来说在本国已知的现有技术的信息。

技术实现思路

[0005]实施例可以涉及晶体管(例如，薄膜晶体管)、薄膜晶体管阵列面板以及晶体管和/或薄膜晶体管阵列面板的制造方法。实施例可以防止晶体管的轻掺杂区中的不利的电流减小或者使晶体管的轻掺杂区中的不利的电流减小最小化。
[0006]实施例可以涉及一种薄膜晶体管阵列面板，所述薄膜晶体管阵列面板包括下面的元件：基底；下栅电极，设置在基底上并包括多晶硅；半导体，设置在下栅电极上并包括沟道区、分别设置在沟道区的相对侧处的源区和漏区、设置在沟道区与源区之间的第一轻掺杂区以及设置在沟道区与漏区之间的第二轻掺杂区；上栅电极，设置在半导体上；源电极，连接到半导体的源区；以及漏电极，连接到半导体的漏区。
[0007]薄膜晶体管阵列面板还可以包括设置在半导体与上栅电极之间的栅极绝缘层，其中，栅极绝缘层的宽度可以比上栅电极的宽度宽。
[0008]半导体可以包括氧化物半导体材料。
[0009]半导体的表面可以是结晶化的。
[0010]薄膜晶体管阵列面板还可以包括：钝化层，设置在半导体和上栅电极上；第一接触孔，形成在钝化层中以与半导体的源区叠置；第二接触孔，形成在钝化层中以与半导体的漏区叠置；第一虚设孔，形成在钝化层中以与半导体的第一轻掺杂区叠置；以及第二虚设孔，形成在钝化层中以与半导体的第二轻掺杂区叠置。
[0011]源电极可以通过第一接触孔连接到半导体的源区，并且漏电极可以通过第二接触孔连接到半导体的漏区。
[0012]第一轻掺杂区和第二轻掺杂区可以设置为与半导体的表面邻近。
[0013]实施例可以涉及一种薄膜晶体管阵列面板，所述薄膜晶体管阵列面板包括下面的元件：基底；半导体，设置在基底上并包括沟道区、分别设置在沟道区的相对侧处的源区和
漏区、设置在沟道区与源区之间的第一轻掺杂区以及设置在沟道区与漏区之间的第二轻掺杂区；上栅电极，设置在半导体上；钝化层，设置在半导体和上栅电极上；第一接触孔，形成在钝化层中并暴露半导体的源区；第二接触孔，形成在钝化层中并暴露半导体的漏区；第一虚设孔，形成在钝化层中并暴露半导体的第一轻掺杂区；第二虚设孔，形成在钝化层中并暴露半导体的第二轻掺杂区；源电极，通过第一接触孔连接到半导体的源区；以及漏电极，通过第二接触孔连接到半导体的漏区。
[0014]第一轻掺杂区和第二轻掺杂区可以设置为与半导体的表面邻近。
[0015]半导体可以由氧化物半导体材料制成，并且半导体的表面可以是结晶化的。
[0016]实施例可以涉及一种薄膜晶体管阵列面板的制造方法。所述方法可以包括下面的步骤：通过低温多晶硅工艺在基底上形成下栅电极；在下栅电极上形成半导体；在半导体上形成上栅电极；通过将杂质掺杂在半导体中形成未被掺杂的沟道区、以高浓度掺杂的源区和漏区以及以低浓度掺杂的第一轻掺杂区和第二轻掺杂区；形成连接到半导体的源区的源电极；以及形成连接到半导体的漏区的漏电极。
[0017]薄膜晶体管阵列面板的制造方法还可以包括在半导体上形成栅极绝缘层，其中，栅极绝缘层的宽度可以比上栅电极的宽度宽，沟道区可以与上栅电极和栅极绝缘层叠置，第一轻掺杂区和第二轻掺杂区可以与栅极绝缘层叠置。
[0018]半导体可以包括氧化物半导体材料。
[0019]半导体的表面可以是结晶化的。
[0020]薄膜晶体管阵列面板的制造方法还可以包括：在半导体和上栅电极上形成钝化层；在钝化层中与上栅电极邻近地形成第一虚设孔和第二虚设孔；以及对半导体的通过第一虚设孔和第二虚设孔暴露的部分执行氧等离子体工艺或氧气氛下的热处理工艺。
[0021]薄膜晶体管阵列面板的制造方法还可以包括在钝化层中与半导体的源区叠置地形成第一接触孔，以及在钝化层中与半导体的漏区叠置地形成第二接触孔，其中，源电极可以通过第一接触孔连接到源区，并且漏电极可以通过第二接触孔连接到漏区。
[0022]半导体的第一轻掺杂区和第二轻掺杂区可以通过氧等离子体工艺或氧气氛下的热处理工艺被扩大。
[0023]实施例可以涉及一种薄膜晶体管阵列面板的制造方法。所述制造方法可以包括下面的步骤：在基底上形成半导体；在半导体上形成上栅电极；通过将杂质掺杂在半导体中形成未被掺杂的沟道区以及以高浓度掺杂的源区和漏区；在半导体和上栅电极上形成钝化层；在钝化层中与上栅电极邻近地形成第一虚设孔和第二虚设孔；通过对半导体的通过第一虚设孔和第二虚设孔暴露的部分执行氧等离子体工艺或者氧气氛下的热处理工艺来形成以低浓度掺杂的第一轻掺杂区和第二轻掺杂区；在钝化层中与半导体的源区叠置地形成第一接触孔；在钝化层中与半导体的漏区叠置地形成第二接触孔；在钝化层上形成通过第一接触孔连接到半导体的源区的源电极；以及在钝化层上形成通过第二接触孔连接到半导体的漏区的漏电极。
[0024]第一轻掺杂区可以设置在沟道区与源区之间，第二轻掺杂区可以设置在沟道区与漏区之间，并且第一轻掺杂区和第二轻掺杂区可以设置为与半导体的表面邻近。
[0025]可以在钝化层中同时形成第一虚设孔、第二虚设孔、第一接触孔和第二接触孔。
[0026]实施例可以涉及一种晶体管，例如，薄膜晶体管。晶体管可以包括半导体、源电极、
漏电极和第一栅电极。半导体可以包括第一掺杂区、第二掺杂区、源区、漏区和沟道区。沟道区可以设置在源区与漏区之间。第一掺杂区可以设置在沟道区与源区之间。第二掺杂区可以设置在沟道区与漏区之间。第一掺杂区的掺杂浓度可以比源区的掺杂浓度低，并且可以大于0(并且可以比沟道区的掺杂浓度大)。第二掺杂区的掺杂浓度可以比漏区的掺杂浓度低，并且可以大于0(并且可以比沟道区的掺杂浓度大)。源电极可以电连接到源区。漏电极可以电连接到漏区。第一栅电极可以与沟道区叠置。
[0027]晶体管可以包括基底。第一栅电极可以设置在基底与半导体之间。基底与第一掺杂区之间的最小距离可以比基底与源区之间的最小距离大。
[0028]晶体管可以包括基底。第一栅电极可以设置在基底与半导体之间。基底与沟道区之间的最小距离可以比基底与第一掺杂区之间的最小距离大。基底与第一掺杂区之间的最小距离可以比基底与源区之间的最小距离大。基底与第二掺杂区本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种薄膜晶体管阵列面板，所述薄膜晶体管阵列面板包括：基底；半导体，设置在所述基底上并包括沟道区、分别设置在所述沟道区的相对侧处的源区和漏区、设置在所述沟道区与所述源区之间的第一轻掺杂区以及设置在所述沟道区与所述漏区之间的第二轻掺杂区；上栅电极，设置在所述半导体上；钝化层，设置在所述半导体和所述上栅电极上；第一接触孔，形成在所述钝化层中以与所述半导体的所述源区叠置；第二接触孔，形成在所述钝化层中以与所述半导体的所述漏区叠置；第一虚设孔，形成在所述钝化层中以与所述半导体的所述第一轻掺杂区叠置；第二虚设孔，形成在所述钝化层中以与所述半导体的所述第二轻掺杂区叠置；源电极，通过所述第一接触孔连接到所述半导体的所述源区；以及漏电极，通过所述第二接触孔连接到所述半导体的所述漏区。2.根据权利要求1所述的薄膜晶体管阵列面板，其中，所述第一轻掺杂区和所述第二轻掺杂区设置为与所述半导体的表面邻近。3.根据权利要求1所述的薄膜晶体管阵列面板，其中，所述半导体由氧化物半导体材料制成，并且所述半导体的表面是结晶化的。4.一种薄膜晶体管阵列面板的制造方法，所述制造方法包括：在基底上形成半导体；在所述半导...

【专利技术属性】
技术研发人员：朴晙皙，林志勋，金宰范，林俊亨，孙暻锡，
申请(专利权)人：三星显示有限公司，
类型：发明
国别省市：