一种介质层可靠性测试结构及测试方法技术

本发明专利技术公开了一种介质层可靠性测试结构及测试方法，属于半导体技术领域，所述介质层可靠性测试结构包括：衬底，其上设置多个有源区；至少一个待测试介质层，设置在所述有源区上；多晶硅层，设置在所述待测试介质层上；辅助金属结构，设置在所述多晶硅层上，且所述辅助金属结构将所述多晶硅层区分为多种不规则的区域；以及辅助多晶硅结构，设置在所述衬底上，且环绕所述多晶硅层设置。通过本发明专利技术提供的一种介质层可靠性测试结构及测试方法，可提高失效分析的准确率和效率。效分析的准确率和效率。效分析的准确率和效率。

【技术实现步骤摘要】
一种介质层可靠性测试结构及测试方法


[0001]本专利技术属于半导体
，特别涉及一种介质层可靠性测试结构及测试方法。

技术介绍

[0002]栅氧完整性（Gate Oxide Integrity，GOI）测试是一种评估介质层质量的可靠性测试。在完成介质层的测试后，需针对失效的介质层进行失效分析，找出失效原因，以对芯片的制程进行改善。
[0003]在进行失效分析时，需要对失效点进行定位。但由于测试结构的面积较大，失效点较小，且测试结构上没有可借助定位的标尺，易导无法准确找到失效点的位置，进而无法找到失效的原因。

技术实现思路

[0004]本专利技术的目的在于提供一种介质层可靠性测试结构及测试方法，通过本专利技术提供的一种介质层可靠性测试结构及测试方法，可准确获取失效点的位置，进而获取失效原因。
[0005]为解决上述技术问题，本专利技术是通过以下技术方案实现的：本专利技术提供一种介质层可靠性测试结构，其包括：衬底，其上设置多个有源区；至少一个待测试介质层，设置在所述有源区上；多晶硅层，设置在所述待测试介质层上；辅助金属结构，设置在所述多晶硅层上，且所述辅助金属结构将所述多晶硅层区分为多种不规则的区域；以及辅助多晶硅结构，设置在所述衬底上，且环绕所述多晶硅层设置。
[0006]在本专利技术一实施例中，所述辅助金属结构包括多个金属垫，且所述金属垫在第一方向上和第二方向上成排设置，其中，所述第一方向为所述有源区的延伸方向，所述第二方向垂直于所述有源区的延伸方向。
[0007]在本专利技术一实施例中，沿所述第一方向的所述金属垫和沿所述第二方向上的所述金属垫呈平面螺旋状排列。
[0008]在本专利技术一实施例中，最外层的所述金属垫与所述待测试介质层的边界重叠。
[0009]在本专利技术一实施例中，沿所述第一方向上的所述金属垫，与沿垂直于所述第一方向上的所述金属垫相交，且在所述第一方向和所述第二方向上，相邻两排所述金属垫之间的距离为变化值。
[0010]在本专利技术一实施例中，所述辅助多晶硅结构包括第一辅助多晶硅结构，所述第一辅助多晶硅结构环绕所述多晶硅层设置。
[0011]在本专利技术一实施例中，所述第一辅助多晶硅结构包括多个第一定位块，且所述第一定位块沿所述第一方向和所述第二方向成排设置。
[0012]在本专利技术一实施例中，所述第一定位块的尺寸等于所述金属垫的尺寸，相邻所述
第一定位块之间的距离等于相邻所述金属垫之间的距离。
[0013]在本专利技术一实施例中，所述辅助多晶硅结构包括第二辅助多晶硅结构，所述第二辅助多晶硅结构沿所述第一方向设置，且位于所述第一辅助多晶硅结构和所述多晶硅层之间。
[0014]在本专利技术一实施例中，所述第二辅助多晶硅结构包括多个第二定位块，且所述第二定位块的尺寸小于所述金属垫的尺寸，相邻所述第二定位块之间的距离小于相邻所述金属垫之间的距离。
[0015]本专利技术还提供一种介质层可靠性测试方法，使用如上所述的介质层可靠性测试结构，且所述介质层可靠性测试方法包括以下步骤：在所述待测试介质层两侧施加第一电压和第二电压；以及当所述测试结构上有失效点时，依据所述辅助金属结构定位所述失效点所在区域，并依据所述辅助多晶硅结构获取所述失效点的准确位置。
[0016]如上所述本专利技术提供的一种介质层可靠性测试结构及测试方法，可实现对介质层的测试，且在测试完成后，可快速准确定位失效点所在位置，增加了失效分析的速率。同时，设置环绕多晶硅层的辅助多晶硅结构，在对测试结构进行剥层后，仍可准确定位失效点的位置，对失效点进行准确的切割并分析，增加了失效分析的准确率。
[0017]当然，实施本专利技术的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
[0018]为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0019]图1为一种介质层可靠性测试结构中有源区的分布图。
[0020]图2为一种辅助金属结构和辅助多晶硅结构的结构示意图。
[0021]图3为图2中介质层可靠性测试结构在第二方向上的截面图。
[0022]图4为金属层的结构示意图。
[0023]图5为另一种辅助金属结构和辅助多晶硅结构的结构示意图。
[0024]标号说明：100衬底；101有源区；102第一连接结构；103待测试介质层；104多晶硅层；105第二连接结构；106金属层；201辅助金属结构；2011金属垫；202第一辅助多晶硅结构；2021第一定位块；203第二辅助多晶硅结构；2031第二定位块；X第一方向；Y第二方向；D1相邻两排金属垫之间的距离；D2每排金属垫中，相邻两个金属垫之间的距离。
具体实施方式
[0025]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本专利技术保护的范围。
[0026]在对半导体集成电路进行的测试中，栅氧完整性（Gate Oxide Integrity，GOI）测试是对于介质层的可靠性测试。需要在介质层的两端积累偏压，直至获取击穿电压。且针对异常失效的产品，需要进行失效分析。在进行失效分析时，需要对失效点进行分析。可采用电性失效分析（Electrical Failure Analysis，EFA）探头从芯片背面进行测试，会在测试结构上出现热点，以定位失效点。在确定失效点后，对测试结构进行物理剥层或进行聚焦离子束（Focused Ion beam，FIB)切截面找到失效位置，以对失效位置进行失效分析，快速获取失效的原因，进而提高制程的良率。
[0027]请参阅图1至图5所示，在本专利技术一实施例中，本专利技术提供的一种介质层可靠性测试结构，包括衬底100、设置在衬底100上的待测试介质层103、设置在所述待测试结构上的多晶硅层104，以及电性连接于衬底100和多晶硅层104的金属层106。其中，待测试介质层103位于衬底100和多晶硅层104的交叠处。在本申请中，在多晶硅层104上设置有辅助金属结构201，可准确获取失效点所在区域。与多晶硅层104同层还设置有辅助多晶硅结构，可实现失效点的精准定位。
[0028]请参阅图1所示，在本专利技术一实施例中，衬底100可以为蓝宝石（Al2O3）、砷化镓（GaAs）、铝酸锂（LiAlO2）等基板材料。也可以为单晶硅（Si）、单晶锗（Ge）、硅锗（GeSi）或碳化硅（SiC），也可以是绝缘体上硅（SOI），绝缘体上锗（GOI）。或者还可以为其它的材料，例如砷化镓等III~V族化合物。具体可依据需求，选择任意一种材料的基板作为衬底100。
[0029]请参阅图1所示本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种介质层可靠性测试结构，其特征在于，包括：衬底，其上设置多个有源区；至少一个待测试介质层，设置在所述有源区上；多晶硅层，设置在所述待测试介质层上；辅助金属结构，设置在所述多晶硅层上，且所述辅助金属结构将所述多晶硅层区分为多种不规则的区域；以及辅助多晶硅结构，设置在所述衬底上，且环绕所述多晶硅层设置。2.根据权利要求1所述的一种介质层可靠性测试结构，其特征在于，所述辅助金属结构包括多个金属垫，且所述金属垫在第一方向上和第二方向上成排设置，其中，所述第一方向为所述有源区的延伸方向，所述第二方向垂直于所述有源区的延伸方向。3.根据权利要求2所述的一种介质层可靠性测试结构，其特征在于，沿所述第一方向的所述金属垫和沿所述第二方向上的所述金属垫呈平面螺旋状排列。4.根据权利要求3所述的一种介质层可靠性测试结构，其特征在于，最外层的所述金属垫与所述待测试介质层的边界重叠。5.根据权利要求2所述的一种介质层可靠性测试结构，其特征在于，沿所述第一方向上的所述金属垫，与沿垂直于所述第一方向上的所述金属垫相交，且在所述第一方向和所述第二方向上，相邻两排所述金属垫之间的距离为变化值。6.根据权利要求2所述的一种介质层可靠性测试结构，其特征在于，所述辅助多晶硅结构包括第一辅助多晶硅结构，所述第一...

【专利技术属性】
技术研发人员：俞佩佩，王丽雅，胡明辉，
申请(专利权)人：合肥晶合集成电路股份有限公司，
类型：发明
国别省市：