一种集成芯片的加工制备工艺制造技术

本发明专利技术属于芯片加工技术领域，公开了一种集成芯片的加工制备工艺，包括，S1：获取Wafer，将Wafer作为衬底；S2：确定蚀刻区域，将不同封装体放置于Wafer衬底上，描绘蚀刻区域；S3：进行蚀刻，将获描绘后蚀刻区域，在Wafer上进行蚀刻，其中蚀刻后可放置芯片数量至少为一个；S4：在蚀刻区域内，放置对应的芯片；S5：对放置后的芯片进行加工。S2中，描绘的蚀刻区域与封装体的形状大小一致。本发明专利技术可以实现高度集中的封装体，整体芯片整体非常牢固，不易损坏，提高了整体的使用寿命，便于推广应用。本方法无需金线的使用，信赖性更好，减少了金线连接容易出现故障、信号断开的情况，更加实用。更加实用。更加实用。

【技术实现步骤摘要】
一种集成芯片的加工制备工艺


[0001]本专利技术属于芯片加工
，具体涉及一种集成芯片的加工制备工艺。

技术介绍

[0002]不同厂家或者不同类型的芯片，目前使用的是Chip On Board，然后使用金线实现电性连接。
[0003]现有的继承芯片，难以将将不同类型、厂家的芯片，集中在同一个wafer上，现有技术多通过常规的芯片制程，实现电性连接，然后将集成在一起的集合体，切割分离出来，形成一个新的封装体，但此种方式灵活性较低，难以根据不同的芯片功能进行整合使用，且稳定性相对较差，金线的连接使得芯片很容易出现故障、信号断开，为此我们提出一种集成芯片的加工制备工艺。

技术实现思路

[0004]本专利技术的目的在于提供一种集成芯片的加工制备工艺，以解决上述
技术介绍
中提出的现有的继承芯片，难以将将不同类型、厂家的芯片，集中在同一个wafer上，现有技术多通过常规的芯片制程，实现电性连接，然后将集成在一起的集合体，切割分离出来，形成一个新的封装体，但此种方式灵活性较低，难以根据不同的芯片功能进行整合使用，且稳定性相对较差等问题。
[0005]为实现上述目的，本专利技术提供如下技术方案：一种集成芯片的加工制备工艺，包括，
[0006]S1：获取Wafer，将Wafer作为衬底；
[0007]S2：确定蚀刻区域，将不同封装体放置于Wafer衬底上，描绘蚀刻区域；
[0008]S3：进行蚀刻，将获描绘后蚀刻区域，在Wafer上进行蚀刻，其中蚀刻后可放置芯片数量至少为一个；
[0009]S4：在蚀刻区域内，放置对应的芯片；
[0010]S5：对放置后的芯片进行加工。
[0011]优选的，S2中，描绘的蚀刻区域与封装体的形状大小一致。
[0012]优选的，S3中，蚀刻后的Wafer具有凹槽，其中，凹槽的深度与放置的芯片高度一致，当芯片放置完成后，芯片的顶壁与Wafer的顶壁处于同一个平面内。
[0013]优选的，凹槽的深度为1.0
‑
1.7um，且P刻蚀工艺刻蚀到衬底的宽度为10
‑
25um。
[0014]优选的，S5中，对放置后的芯片进行加工：
[0015]第一步：生成钝化层，用于对芯片进行覆盖加固定；
[0016]第二步：利用涂布光刻胶，显影，曝光，蚀刻，露出需要电性连接的区域；
[0017]第三步：金属溅射，然后再次重复步骤二，实现最终的电气连接；
[0018]第四步：进行划片，将集成封装体独立出来。
[0019]优选的，其中，第一步中，钝化层为二氧化硅，且二氧化硅的厚度为10～100μm。
[0020]优选的，其中，第二步中，利用等离子增强化学气相沉积设备在芯片表面沉积一层厚度在500
‑
3000A之间的透明绝缘层。且透明绝缘层的材料为Si3N4、SiO2和Al2O3料中的一种或多种。
[0021]与现有技术相比，本专利技术的有益效果是：
[0022]本专利技术可以实现高度集中的封装体，整体芯片整体非常牢固，不易损坏，提高了整体的使用寿命，便于推广应用。
[0023]本方法无需金线的使用，信赖性更好，减少了金线连接容易出现故障、信号断开的情况，更加实用。
[0024]而根据功能的不同，任意选择对应的芯片，进行集成封装Wafer，使得新的封装体非常稳定，可根据不同的使用需求进行配合使用，灵活性较高。
附图说明
[0025]图1为本专利技术的流程示意图；
[0026]图2为本专利技术的结构Wafer示意图；
[0027]图3为本专利技术的Wafer蚀刻区域示意图；
[0028]图4为本专利技术的Wafer凹槽示意图；
[0029]图5为本专利技术的Wafer放置芯片后示意图；
具体实施方式
[0030]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0031]请参阅图1至图4，本专利技术提供一种技术方案：一种集成芯片的加工制备工艺，包括，
[0032]S1：获取Wafer，将Wafer作为衬底；
[0033]S2：确定蚀刻区域，将不同封装体放置于Wafer衬底上，描绘蚀刻区域；
[0034]S3：进行蚀刻，将获描绘后蚀刻区域，在Wafer上进行蚀刻，其中蚀刻后可放置芯片数量至少为一个；
[0035]S4：在蚀刻区域内，放置对应的芯片；
[0036]S5：对放置后的芯片进行加工。
[0037]本实施例中，优选的，S2中，描绘的蚀刻区域与封装体的形状大小一致。
[0038]本实施例中，优选的，S3中，蚀刻后的Wafer具有凹槽，其中，凹槽的深度与放置的芯片高度一致，当芯片放置完成后，芯片的顶壁与Wafer的顶壁处于同一个平面内。
[0039]本实施例中，优选的，凹槽的深度为1.0
‑
1.7um，且P刻蚀工艺刻蚀到衬底的宽度为10
‑
25um。
[0040]本实施例中，优选的，S5中，对放置后的芯片进行加工：
[0041]第一步：生成钝化层，用于对芯片进行覆盖加固定；
[0042]第二步：利用涂布光刻胶，显影，曝光，蚀刻，露出需要电性连接的区域；
[0043]第三步：金属溅射，然后再次重复步骤二，实现最终的电气连接；
[0044]第四步：进行划片，将集成封装体独立出来。
[0045]本实施例中，优选的，其中，第一步中，钝化层为二氧化硅，且二氧化硅的厚度为10～100μm。
[0046]本实施例中，优选的，其中，第二步中，利用等离子增强化学气相沉积设备在芯片表面沉积一层厚度在500
‑
3000A之间的透明绝缘层。且透明绝缘层的材料为Si3N4、SiO2和Al2O3料中的一种或多种。
[0047]以上所述，仅用以说明本专利技术的技术方案而非限制，本领域普通技术人员对本专利技术的技术方案所做的其它修改或者等同替换，只要不脱离本专利技术技术方案的精神和范围，均应涵盖在本专利技术的权利要求范围当中。
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【技术保护点】

【技术特征摘要】
1.一种集成芯片的加工制备工艺，其特征在于：包括，S1：获取Wafer，将Wafer作为衬底；S2：确定蚀刻区域，将不同封装体放置于Wafer衬底上，描绘蚀刻区域；S3：进行蚀刻，将获描绘后蚀刻区域，在Wafer上进行蚀刻，其中蚀刻后可放置芯片数量至少为一个；S4：在蚀刻区域内，放置对应的芯片；S5：对放置后的芯片进行加工。2.根据权利要求1所述的一种集成芯片的加工制备工艺，其特征在于：S2中，描绘的蚀刻区域与封装体的形状大小一致。3.根据权利要求1所述的一种集成芯片的加工制备工艺，其特征在于：S3中，蚀刻后的Wafer具有凹槽，其中，凹槽的深度与放置的芯片高度一致，当芯片放置完成后，芯片的顶壁与Wafer的顶壁处于同一个平面内。4.根据权利要求3所述的一种集成芯片的加工制备工艺，其特征在于：凹槽的深度为1.0
‑
1.7um，且P刻蚀工艺刻蚀到衬底的宽度为10
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【专利技术属性】
技术研发人员：谢维，
申请(专利权)人：江苏鼎茂半导体有限公司，
类型：发明
国别省市：