本实用新型专利技术提供一种沟槽式功率半导体装置，包括基板、外延层、漏极电极、第一有源器件、第二有源器件以及数个隔离沟槽结构。外延层设置于基板的一面，漏极电极设置于基板的另一面。第一有源器件设置于外延层的第一部分中，并具有第一源极电极与第一栅极电极。第二有源器件设置于外延层的第二部分中，并具有第二源极电极与第二栅极电极。隔离沟槽结构设置于外延层的所述第一部分与所述第二部分之间，以电隔离第一有源器件与第二有源器件。本实用新型专利技术提供的沟槽式功率半导体装置，能改善同一基板上的两个有源器件之间的电性隔绝能力，以且不需要额外长时间的热氧化处理或额外的光掩膜工艺。工艺。工艺。
【技术实现步骤摘要】
沟槽式功率半导体装置
[0001]本技术涉及一种功率半导体技术，尤其涉及一种沟槽式功率半导体装置。
技术介绍
[0002]功率半导体器件一般用于开关模式电源或其他高速电源开关的装置中。为了更高的器件密度，功率半导体器件多采取垂直结构的设计，其利用芯片背面作为漏极，而于芯片正面制作源极以及栅极。
[0003]传统的功率半导体器件会根据应用电压范围的不同，制作在不同的芯片上，再利用晶片级封装进行电路连接，以避免漏电或产生其他电性问题。
[0004]然而，分开制作在不同芯片的方式既浪费时间也会增加制造成本。目前虽然也有利用厚氧化层等结构来进行器件电隔离，但是仍需要额外的步骤来形成厚氧化层。
技术实现思路
[0005]本技术提供一种沟槽式功率半导体装置，能改善同一基板上的两个有源器件之间的电性隔绝能力，以且不需要额外长时间的热氧化处理或额外的光掩膜工艺。
[0006]本技术的一种沟槽式功率半导体装置，包括基板、外延层、漏极电极、第一有源器件、第二有源器件以及数个隔离沟槽结构。基板具有相对的第一表面与第二表面。外延层设置于基板的所述第一表面。漏极电极设置于基板的所述第二表面。第一有源器件设置于外延层的第一部分中，具有第一源极电极与第一栅极电极。第二有源器件设置于外延层的第二部分中，具有第二源极电极与第二栅极电极。数个隔离沟槽结构设置于外延层的所述第一部分与所述第二部分之间，以电隔离第一有源器件与第二有源器件。
[0007]在本技术的实施例中，上述隔离沟槽结构的数目为3以上。
[0008]在本技术的实施例中，上述第一有源器件与上述第二有源器件之间的跨压值与隔离沟槽结构的数目正相关。
[0009]在本技术的实施例中，每个所述隔离沟槽结构包括浮动电位的多晶硅结构与绝缘层。所述多晶硅结构是从外延层的表面延伸至外延层内，而绝缘层介于多晶硅结构与外延层之间。
[0010]在本技术的实施例中，上述第一有源器件包括具有第一导电型的所述外延层、具有第二导电型的第一井区、数个第一沟槽式栅极结构、上述第一栅极电极、具有第一导电型的第一源极区以及上述第一源极电极。第一井区位于所述外延层内。第一沟槽式栅极结构设置于所述外延层内并从外延层的表面延伸至第一井区下方。第一栅极电极设置于外延层上方并电连接所述第一沟槽式栅极结构。第一源极区位于所述外延层的表面，第一源极电极则设置于外延层上方并电连接所述第一源极区。
[0011]在本技术的实施例中，上述沟槽式功率半导体装置还可包括具有第二导电型的数个第一重掺杂区，形成在第一源极电极下方的第一井区内，且第一源极电极电连接第一重掺杂区。
[0012]在本技术的实施例中，上述第一栅极电极包围上述第一源极电极。
[0013]在本技术的实施例中，上述第二有源器件包括具有第一导电型的所述外延层、具有第二导电型的第二井区、数个第二沟槽式栅极结构、上述第二栅极电极、具有第一导电型的第二源极区以及上述第二源极电极。第二井区位于所述外延层内。第二沟槽式栅极结构设置于所述外延层内并从外延层的表面延伸至第二井区下方。第二栅极电极设置于所述外延层上方并电连接所述第二沟槽式栅极结构。第二源极区位于所述外延层的表面，而第二源极电极设置于外延层上方并电连接所述第二源极区。
[0014]在本技术的实施例中，上述沟槽式功率半导体装置还可包括具有第二导电型的数个第二重掺杂区，形成在第二源极电极下方的第二井区内，且第二源极电极电连接第二重掺杂区。
[0015]在本技术的实施例中，上述第二栅极电极包围上述第二源极电极。
[0016]在本技术的实施例中，上述基板为具有第一导电型的半导体基板。
[0017]在本技术的实施例中，上述第一导电型为N型，上述第二导电型为P型。
[0018]在本技术的实施例中，上述第一导电型为P型，上述第二导电型为N型。
[0019]在本技术的实施例中，上述第一有源器件与上述第二有源器件具有相同的面积。
[0020]在本技术的实施例中，上述第一有源器件的面积小于上述第二有源器件的面积。
[0021]在本技术的实施例中，上述第一有源器件与上述第二有源器件为不对称的结构。
[0022]在本技术的实施例中，上述第一有源器件与上述第二有源器件为镜像对称的结构。
[0023]基于上述，本技术利用设置于外延层的第一与第二部分之间的数个隔离沟槽结构来电隔离第一有源器件与第二有源器件，且隔离沟槽结构与有源器件的沟槽式栅极结构基本一样，所以不需要额外长时间的热氧化处理或额外的光掩膜工艺，即可实现在同一基板上设置两个有源器件的目的。
[0024]为让本技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
[0025]图1是依照本技术的一实施例的一种沟槽式功率半导体装置的剖面示意图；
[0026]图2是上述实施例的沟槽式功率半导体装置的电路图；
[0027]图3A是上述实施例的一例的上视示意图；
[0028]图3B是上述实施例的另一例的上视示意图；
[0029]图3C是上述实施例的再一例的上视示意图。
[0030]附图标记说明
[0031]100：基板
[0032]100a:第一表面
[0033]100b:第二表面
[0034]102:外延层
[0035]102a:表面
[0036]104:漏极电极
[0037]106:第一有源器件
[0038]108:第二有源器件
[0039]110:隔离沟槽结构
[0040]112:多晶硅结构
[0041]114:绝缘层
[0042]116:第一沟槽式栅极结构
[0043]118:第一源极区
[0044]120:第一重掺杂区
[0045]122:第二沟槽式栅极结构
[0046]124:第二源极区
[0047]126:第二重掺杂区
[0048]CL:切割道
[0049]G1:第一栅极电极
[0050]G2:第二栅极电极
[0051]ILD:介电层
[0052]P1、P2:导电插塞
[0053]S1:第一源极电极
[0054]S2:第二源极电极
[0055]W1:第一井区
[0056]W2:第二井区
[0057]I:第一部分
[0058]II:第二部分
具体实施方式
[0059]以下内容提供许多不同的实施方式或实施例，用于实施本技术的不同特征。而且，这些实施例仅为示范例，并不用来限制本技术的范围与应用。再者，为了清楚起见，各区域或结构器件的相对尺寸(如长度、厚度、间距等)及相对位置可能缩小或放大。另外，在各附图中使用相似或相同的附图标记表示相似或相同本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种沟槽式功率半导体装置，其特征在于，包括：基板，具有相对的第一表面与第二表面；外延层，设置于所述基板的所述第一表面；漏极电极，设置于所述基板的所述第二表面；第一有源器件，设置于所述外延层的第一部分中，具有第一源极电极与第一栅极电极；第二有源器件，设置于所述外延层的第二部分中，具有第二源极电极与第二栅极电极；以及数个隔离沟槽结构，设置于所述外延层的所述第一部分与所述第二部分之间，以电隔离所述第一有源器件与所述第二有源器件。2.根据权利要求1所述的沟槽式功率半导体装置，其特征在于，所述数个隔离沟槽结构的数目为3以上。3.根据权利要求1所述的沟槽式功率半导体装置，其特征在于，所述第一有源器件与所述第二有源器件之间的跨压值与所述数个隔离沟槽结构的数目正相关。4.根据权利要求1所述的沟槽式功率半导体装置，其特征在于，每个所述隔离沟槽结构包括：浮动电位的多晶硅结构，从所述外延层的表面延伸至所述外延层内；以及绝缘层，介于所述多晶硅结构与所述外延层之间。5.根据权利要求1所述的沟槽式功率半导体装置，其特征在于，所述第一有源器件包括：具有第一导电型的所述外延层；具有第二导电型的第一井区，位于所述外延层内；数个第一沟槽式栅极结构，设置于所述外延层内并从所述外延层的表面延伸至所述第一井区下方；所述第一栅极电极，设置于所述外延层上方并电连接所述第一沟槽式栅极结构；具有所述第一导电型的第一源极区，位于所述外延层的所述表面；以及所述第一源极电极，设置于所述外延层上方并电连接所述第一源极区。6.根据权利要求5所述的沟槽式功率半导体装置，其特征在于，还包括具有所述第二导电型的数个第一重掺杂区，形成在所述第一源极电极下方的所述第一井区内，且所述第一源极电极电连接所述数个第一重掺杂区。7.根据权利要求5所述的沟槽式功率半导体装置，其特征在于，所述第一...
【专利技术属性】
技术研发人员：刘莒光，
申请(专利权)人：杰力科技股份有限公司，
类型：新型
国别省市：
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