【技术实现步骤摘要】
一种PWM信号解码器及使用其的单输入高压集成电路
[0001]本专利技术涉及半导体
，特别是一种PWM信号解码器及使用其的单输入高压集成电路。
技术介绍
[0002]高压集成电路用于接收MCU的PWM控制信号，然后输出驱动信号来驱动后续的IGBT管或者MOS管工作，从而达到控制外围设备的目的。目前六通道的高压集成电路的PWM控制信号，都是由外部MCU提供，高压集成电路需要六个管脚接接收其对应的PWM控制信号，这样就需要高压集成电路设置比较多的管脚，导致高压集成电路封装会比较大，从而使其应用的电路所占空间也会增大。
技术实现思路
[0003]针对上述缺陷，本专利技术的一个目的在于提出一种PWM信号解码器，解决了现有的高压集成电路需要的管脚过多的问题。
[0004]针对上述缺陷，本专利技术的另一个目的在于提出一种单输入高压集成电路，解决了现有的高压集成电路需要的管脚过多的问题。
[0005]为达此目的，本专利技术采用以下技术方案：一种PWM信号解码器包括缓存解码模块、缓存逻辑控制模块和缓存寄...
【技术保护点】
【技术特征摘要】
1.一种PWM信号解码器，其特征在于：包括缓存解码模块、缓存逻辑控制模块和缓存寄存模块；所述缓存解码模块包括PWM信号输入端、PWM1输出端、PWM2输出端、PWM3输出端、第一解码非门、第二解码非门和第三解码非门，所述第一解码非门的输入端、第二解码非门的输入端和第三解码非门的输入端并联后与所述PWM信号输入端电连接，所述第一解码非门的输出端与所述PWM1输出端电连接，所述第二解码非门的输出端与所述PWM2输出端电连接，所述第三解码非门的输出端与所述PWM3输出端电连接；所述缓存解码模块用于将从所述PWM信号输入端输入的PWM信号分解成频率和占空比均与PWM信号相同的PWM1信号、PWM2信号和PWM3信号并分别从所述PWM1输出端、PWM2输出端和PWM3输出端输出；所述缓存逻辑控制模块包括EN使能输入端、EN1使能输出端、EN2使能输出端、EN3使能输出端、第一使能与门、第二使能与门、第三使能与门和电机算法时序发生器；所述第一使能与门的第一输入端、第二使能与门的第一输入端和第三使能与门的第一输入端并联后与所述EN使能输入端电连接；所述第一使能与门的第二输入端与所述电机算法时序发生器的第一时序输出端电连接，所述第二使能与门的第二输入端与所述电机算法时序发生器的第二时序输出端电连接，所述第三使能与门的第二输入端与所述电机算法时序发生器的第三时序输出端电连接；所述第一使能与门的输出端与所述EN1使能输出端电连接，所述第二使能与门的输出端与所述EN2使能输出端电连接，所述第三使能与门的输出端与所述EN3使能输出端电连接；所述缓存逻辑控制模块用于将从EN使能输入端输入的EN使能信号根据对应的电机算法时序分解成EN1使能信号、EN2使能信号和EN3使能信号并分别从EN1使能输出端、EN2使能输出端和EN3使能输出端输出；所述缓存寄存模块包括多个第一非门和多个与门，所述第一非门和所述与门一一对应，所述第一非门的输出端与所述与门的第一输入端电连接，所述EN1使能输出端、所述EN2使能输出端以及所述EN3使能输出端分别和缓存寄存模块中对应的第一非门的输入端电连接，所述PWM1输出端、所述PWM2输出端以及所述PWM3输出端分别和缓存寄存模块中对应的与门的第二输入端电连接；所述与门的输出端作为所述缓存寄存模块的输出端。2.根据权利要求1所述的PWM信号解码器，其特征在于：所述PWM信号解码器还包括分解模块，所述分解模块与所述缓存寄存模块一一对应，所述分解模块的输入端和与其对应的缓存寄存模块的与门的输出端电连接；所述分解模块的输入端与其自身的第一输出端电连接，所述分解模块的输入端还与第二非门的输入端电连接，所述第二非门的输出端与所述分解模块的第二输出端电连接。3.根据权利要求2所述的PWM信号解码器，其特征在于：所述分解模块包括二极管D1、二极管D2、电阻R1、电阻R2、电容C1和电容C2；所述二极管D1与电阻R1并联后的一端与所述分解模块的输入端电连接，所述二极管D1与电阻R1并联后的另一端与电容C1的一端并联，并与所述分解模块的第一输出端电连接，所述电容C1的另一端接地；所述二...
【专利技术属性】
技术研发人员：冯宇翔，谢荣才，
申请(专利权)人：广东汇芯半导体有限公司，
类型：发明
国别省市：
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