通过减少双倍数据速率存储器训练实现片上系统的存储器上下文恢复及引导时间减少技术方案

用于通过减少双倍数据速率(DDR)存储器训练来减少片上系统(SOC)的引导时间以及用于存储器上下文恢复的方法。将动态随机存取存储器(DRAM)控制器和DDR物理接口(PHY)设置存储到非易失性存储器中，并将所述DRAM控制器和所述DDR PHY断电。在系统恢复时，基本输入/输出系统从非易失性存储器恢复所述DRAM控制器和所述DDR PHY设置，并最终确定所述DRAM控制器和所述DDR PHY设置，以便与所述SOC一起操作。通过减少DDR训练来减少所述SOC的所述引导时间包括将DRAM设置为自刷新模式，以及对自刷新状态机存储器操作(MOP)阵列进行编程以退出自刷新模式并针对目标功率管理状态更新任何DRAM装置状态。复位DRAM装置，并且所述自刷新状态机MOP阵列针对所述目标功率管理状态重新初始化所述DRAM装置状态。化所述DRAM装置状态。化所述DRAM装置状态。

【技术实现步骤摘要】
【国外来华专利技术】通过减少双倍数据速率存储器训练实现片上系统的存储器上下文恢复及引导时间减少
[0001]相关申请的交叉引用
[0002]本申请要求2019年12月30日提交的美国非临时专利申请号16/730,086的权益，该专利申请的内容据此以引用的方式并入本文。

技术介绍

[0003]动态随机存取存储器(DRAM)是计算机系统中常用的一种存储器。DRAM是易失性存储器，其需要正确的初始化和周期性校准以便维持性能。
附图说明
[0004]可从结合附图以举例的方式给出的以下描述中获得更详细的理解，在附图中：
[0005]图1是可实施本公开的一个或多个特征的示例装置的框图；
[0006]图2是图1的装置的框图，示出了另外的细节；
[0007]图3以框图形式示出了根据一些实施方案的数据处理系统；
[0008]图4以框图形式示出了适用于图3的数据处理系统的加速处理单元(APU)；
[0009]图5以框图形式示出了根据一些实施方案的适用于图4的APU的存储器控制器和相关联物理接口(PHY)；
[0010]图6以框图形本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种用于通过减少双倍数据速率(DDR)存储器训练来减少片上系统(SOC)的引导时间的方法，所述方法包括:将动态随机存取存储器(DRAM)控制器和DDR物理接口(PHY)设置存储到非易失性存储器中；将DRAM设置为自刷新模式；将DRAM控制器和DDR PHY断电；在系统恢复以引导训练时，系统基本输入/输出系统(BIOS)从所述非易失性存储器恢复DRAM控制器和DDR PHY设置；对自刷新状态机存储器操作(MOP)阵列进行编程，以退出自刷新模式，并针对目标功率管理状态更新任何DRAM装置状态；以及最终确定DRAM控制器和DDR PHY设置，以便与所述SOC一起操作。2.根据权利要求1所述的方法，其中所述将DRAM设置为自刷新模式包括保留存储器内容。3.根据权利要求2所述的方法，其中保留所述存储器内容包括所述DRAM进入低功率模式。4.根据权利要求1所述的方法，其中所述将所述DRAM控制器和所述DDR PHY断电提供从系统状态的快速引导。5.根据权利要求1所述的方法，其中所述将所述DRAM控制器和所述DDR PHY断电提供暖复位。6.根据权利要求1所述的方法，其中所述将所述DRAM控制器和所述DDR PHY断电提供所述DRAM控制器和所述DDR PHY的复位。7.根据权利要求1所述的方法，其中所述最终确定DRAM控制器和DDR PHY设置以便与所述SOC一起操作包括通过对配置进行编程来最终确定任何控制器设置和PHY设置。8.根据权利要求7所述的方法，其中最终确定设置包括更新所述MOP阵列和用于最佳P状态切换的定时。9.根据权利要求7所述的方法，其中最终确定设置包括初始化序列。10.一种用于通过减少双倍数据速率(DDR)存储器训练来恢复片上系统(SOC)的存储器上下文的方法，所述方法包括:将DRAM控制器和DDR物理接口(PHY)设置存储到非易失性存储器中；将DRAM控制器和DDR PHY断电；在断电后，在系统恢复以恢复所述存储器上下文时，系统基本输入/输出系统(BIOS)从所述非易失性存储器恢复DRAM控制器和DDR PHY设置；复位DRAM装置；对自刷新状态机存储器...

【专利技术属性】
技术研发人员：凯文，
申请(专利权)人：超威半导体公司，
类型：发明
国别省市：