基于集成PIN的碳化硅MOS结构智能测热芯片及其版图结构制造技术

本发明专利技术公开了一种基于集成PIN的碳化硅MOS结构智能测热芯片及其版图结构，源级、阴极、栅极、第一P+注入区、第一N+注入区、第一P阱区、第二P+注入区、第二N+注入区、N

【技术实现步骤摘要】
基于集成PIN的碳化硅MOS结构智能测热芯片及其版图结构


[0001]本专利技术属于半导体
，具体涉及一种基于集成PIN的碳化硅MOS结构智能测热芯片及其版图结构。

技术介绍

[0002]近年来，随着电力电子系统的不断发展，对系统中的功率器件提出了更高的要求。碳化硅(SiC)MOSFET(Metal
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Oxide
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Semiconductor Field
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Effect Transistor，金氧半场效晶体管)器件作为近些年商业化的器件，在导通电阻、开关时间、开关损耗和散热性能等方面，均有着替代现有IGBT((Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)的巨大潜力。
[0003]现有技术中的碳化硅MOSFET器件，仍无法克服温度变化带来的不利影响。比如，器件封装体组成材料的热膨胀系数不匹配，从而在生产、制造、测试等过程中会产生热应力从而引发失效；不同工作状态和工作环境的剧烈温度波动将会导致封装材料疲劳断裂；温度改变还会引起晶体管和集成电路的电流增益变化，进而带来电容、电阻等改变影响电信号传输特性等。

技术实现思路

[0004]为了解决现有技术中存在的上述问题，本专利技术提供了一种基于集成PIN的碳化硅MOS结构智能测热芯片及其版图结构。本专利技术要解决的技术问题通过以下技术方案实现：
[0005]一种基于集成PIN的碳化硅MOS结构智能测热芯片，所述芯片包括：源级(1)、阴极(2)、栅极(3)、第一P+注入区(4)、第一N+注入区(5)、第一P阱区(6)、第二P+注入区(7)、第二N+注入区(8)、N
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外延区(9)、N+衬底区(10)、漏极(11)、栅氧化层(12)、第二P阱区(13)、钝化层(14)、源极接触(15)、N+源区(16)和漏极接触(17)；其中，所述漏极接触(17)位于所述漏极(11)的上方；所述N+衬底区(10)位于所述漏极接触(17)的上方；所述N
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外延区(9)位于所述N+衬底区(10)的上方；所述第一P阱区(6)嵌于所述N
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外延区(9)的上方一侧；所述第二P阱区(13)嵌于所述N
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外延区(9)的上方另一侧；所述第一P+注入区(4)嵌于所述第一P阱区(6)的上方一侧；所述第一N+注入区(5)嵌于所述第一P阱区(6)的上方另一侧；所述第二P+注入区(7)嵌于所述第二P阱区(13)的上方一侧；所述N+源区(16)嵌于所述第二P阱区(13)的上方另一侧；所述第二N+注入区(8)位于所述第二P+注入区(7)和所述N+源区(16)之间；所述栅氧化层(12)位于所述N
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外延区(9)的上方；所述钝化层(14)位于所述栅氧化层(12)的上方一侧；所述栅极(3)位于所述栅氧化层(12)的上方另一侧；所述阴极(2)位于所述第一P+注入区(4)上方，且竖直部分嵌于所述钝化层(14)和所述栅氧化层(12)中，水平部分位于所述钝化层(14)的上方；所述源级(1)包括第一源级、第二源级和第三源级；所述源级(1)的结构包括竖直部分和水平部分，其中，水平部分的宽度大于竖直部分的宽度；所述第一源级位于所述第一N+注入区(5)的上方，且竖直部分嵌于所述钝化层(14)和所述栅氧化层(12)中，水平部分位于所述钝化层(14)的上方；所述第二源级位于所述第二N+注入区(8)的
上方的一侧，且竖直部分嵌于所述钝化层(14)的部分区域，水平部分位于所述钝化层(14)的上方；所述第二源级位于所述第二N+注入区(8)的上方的另一侧，且竖直部分嵌于所述钝化层(14)的部分区域，水平部分位于所述钝化层(14)的上方；所述第二源级和所述第三源级的竖直部分相接触；所述源极接触(15)位于所述第二N+注入区(8)的上方，且位于所述第二源级和所述第三源级的竖直部分的下方；所述栅极(3)位于所述第一源级和所述第二源级之间，并嵌于所述钝化层(14)的下方，其下表面与所述栅氧化层(12)相接触；其中，所述第一P+注入区(4)、第一N+注入区(5)和第一P阱区(6)构成PIN二极管的元胞；所述第二P+注入区(7)、第二N+注入区(8)、N+源区(16)、第二P阱区(13)、N
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外延区(9)、N+衬底区(10)、漏极(11)和漏极接触(17)构成MOSFET元胞区。
[0006]在本专利技术的一个实施例中，所述阴极(2)与第一P+注入区(5)的界面为欧姆接触。
[0007]在本专利技术的一个实施例中，所述源极(1)与第一P+注入区(4)、第二N+注入区(7)和第二P+注入区(8)的界面为欧姆接触。
[0008]本专利技术的有益效果：
[0009]本专利技术能够在碳化硅MOSFET结构中集成PIN二极管，通过PIN二极管对芯片温度进行实时监控，能够提高器件的可靠性。
[0010]以下将结合附图及实施例对本专利技术做进一步详细说明。
附图说明
[0011]图1是本专利技术实施例提供的一种基于集成PIN的碳化硅MOS结构智能测热芯片结构示意图；
[0012]图2是本专利技术实施例提供的一种基于集成PIN的碳化硅MOS结构智能测热芯片的版图结构示意图。
具体实施方式
[0013]下面结合具体实施例对本专利技术做进一步详细的描述，但本专利技术的实施方式不限于此。
[0014]实施例一
[0015]请参见图1，图1是本专利技术实施例提供的一种基于集成PIN的碳化硅MOS结构智能测热芯片结构示意图，所述芯片包括：源级(1)、阴极(2)、栅极(3)、第一P+注入区(4)、第一N+注入区(5)、第一P阱区(6)、第二P+注入区(7)、第二N+注入区(8)、N
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外延区(9)、N+衬底区(10)、漏极(11)、栅氧化层(12)、第二P阱区(13)、钝化层(14)、源极接触(15)、N+源区(16)和漏极接触(17)。
[0016]所述漏极接触(17)位于所述漏极(11)的上方。
[0017]所述N+衬底区(10)位于所述漏极接触(17)的上方。
[0018]所述N
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外延区(9)位于所述N+衬底区(10)的上方。
[0019]所述第一P阱区(6)嵌于所述N
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外延区(9)的上方一侧。
[0020]所述第二P阱区(13)嵌于所述N
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外延区(9)的上方另一侧。
[0021]所述第一P+注入区(4)嵌于所述第一P阱区(6)的上方一侧。
[0022]所述第一N+注入区(5)嵌于所述第一P阱区(6)的上方另一侧。
[0023]所述第二P+注入区(7)嵌于所述第二P阱区(13)的上方一侧。
[0024]所述N+源区(16)嵌于所述第二P阱区(13)的上方另一侧。
[0025]所述第二N+注入区(8)位于所述第二P+注入区(7)和所述N+源区(16)之间。
[0026]所本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于集成PIN的碳化硅MOS结构智能测热芯片，其特征在于，所述芯片包括：源级(1)、阴极(2)、栅极(3)、第一P+注入区(4)、第一N+注入区(5)、第一P阱区(6)、第二P+注入区(7)、第二N+注入区(8)、N
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外延区(9)、N+衬底区(10)、漏极(11)、栅氧化层(12)、第二P阱区(13)、钝化层(14)、源极接触(15)、N+源区(16)和漏极接触(17)；其中，所述漏极接触(17)位于所述漏极(11)的上方；所述N+衬底区(10)位于所述漏极接触(17)的上方；所述N
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外延区(9)位于所述N+衬底区(10)的上方；所述第一P阱区(6)嵌于所述N
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外延区(9)的上方一侧；所述第二P阱区(13)嵌于所述N
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外延区(9)的上方另一侧；所述第一P+注入区(4)嵌于所述第一P阱区(6)的上方一侧；所述第一N+注入区(5)嵌于所述第一P阱区(6)的上方另一侧；所述第二P+注入区(7)嵌于所述第二P阱区(13)的上方一侧；所述N+源区(16)嵌于所述第二P阱区(13)的上方另一侧；所述第二N+注入区(8)位于所述第二P+注入区(7)和所述N+源区(16)之间；所述栅氧化层(12)位于所述N
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外延区(9)的上方；所述钝化层(14)位于所述栅氧化层(12)的上方一侧；所述栅极(3)位于所述栅氧化层(12)的上方另一侧；所述阴极(2)位于所述第一P+注入区(4)上方，且竖直部分嵌于所述钝化层(14)和所述栅氧化层(12)中，水平部分位于所述钝化层(14)的上方；所述源级(1)包括第一源级、第二源级和第三源级；所述源级(1)的结构包括竖直部分和水平部分，其中，水平部分的宽度大于竖直部分的宽度；所述第一源级位于所述第一N+注入区(5)的上方，且竖直部分嵌于所述钝化层(14)和所述栅氧化层(12)中，水平部分位于所述钝化层(14)的上方；所述第二源级位于所述第二N+注入区(8)的上方的一侧，且竖直部分嵌于所述钝化层(14)的部分区域，水平部分位于所述钝化层(14)的上方；所述第二源级位于所述第二N+注入区(8)的上方的另一侧，且竖直部分嵌于所述钝化层(14)的部分区域，水平部分位于所述钝化层(14)的上方；所述第二源级和所述第三源级的竖直部分相接触；所述源极接触(15)位于所述第二N+注入区(8)的上方，且位于所述第二源级和所述第三源级的竖直部分的下方；所述栅极(3)位于所述第一源级和所述第二源级之间，...

【专利技术属性】
技术研发人员：何艳静，詹欣斌，袁嵩，江希，弓小武，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：