顶栅阵列基板的制作方法及顶栅阵列基板技术

本申请公开了一种顶栅阵列基板的制作方法及顶栅阵列基板。所述顶栅阵列基板的制作方法包括如下步骤：提供一衬底基板，在所述衬底基板上形成复合缓冲层；在所述复合缓冲层上形成有源层；在所述有源层上沉积第一绝缘膜层；在所述第一绝缘膜层上沉积第一金属层；对所述第一金属层上沉积光刻胶并进行图案化，得到栅极；去除所述栅极上的光刻胶，并对所述第一绝缘膜层进行干法刻蚀，得到栅绝缘层。本申请的顶栅阵列基板的制作方法可以提高阵列基板的开态电流，缩短生产节拍时间，进而提高生产效率。率。率。

Manufacturing method of top grid array substrate and top grid array substrate

【技术实现步骤摘要】
顶栅阵列基板的制作方法及顶栅阵列基板


[0001]本申请涉及显示
，具体涉及一种顶栅阵列基板的制作方法及顶栅阵列基板。

技术介绍

[0002]现有技术中，顶栅阵列基板的工艺流程一般包括：衬底基板上形成复合缓冲层
→
IGZO图案化
→
GI沉积
→
M1沉积
→
M1酸刻蚀
→
GI干刻蚀
→
IGZO导体化
→
M1去光刻胶
→
ILD介质层通孔
→
形成源漏极。可见，在图案化得到栅极后，在栅极上的光刻胶未出去的情况下进行后续的第一绝缘膜层图案化(刻蚀)处理；该步骤中，由于栅极上方的光刻胶有一定的屋檐，导致在光刻胶屋檐下的部分第一绝缘膜层无法被刻蚀，进而刻蚀后容易形成栅绝缘层尾巴，进而可能会导致下方的IGZO的电阻增大和电流降低的不良效果。
[0003]因此，本申请亟需提供一种顶栅阵列基板的制作方法，能够有效改善顶栅阵列基板的制备工艺中的刻蚀后的栅绝缘层尾巴现象。

技术实现思路

[0004]本申请的目的在于提供一种顶栅阵列基板的制作方法，可以改善栅绝缘层尾巴的本申请实施例提供一种顶栅阵列基板的制作方法，包括如下步骤：
[0005]提供一衬底基板，在所述衬底基板上形成复合缓冲层；
[0006]在所述复合缓冲层上形成有源层；
[0007]在所述有源层上沉积第一绝缘膜层；在所述第一绝缘膜层上沉积第一金属层；
[0008]对所述第一金属层上沉积光刻胶并进行图案化，得到栅极；
[0009]去除所述栅极上的光刻胶，并对所述第一绝缘膜层进行干法刻蚀，得到栅绝缘层。
[0010]可选的，在本申请的一些实施例中，对所述第一绝缘膜层进行干法刻蚀的步骤中，对所述第一绝缘膜层露出的部分进行干法刻蚀。
[0011]可选的，在本申请的一些实施例中，所述第一金属层的沉积厚度为300～500埃。所述第一金属层的沉积厚度为400～500埃。
[0012]可选的，在本申请的一些实施例中，所述制作方法还包括：
[0013]在得到所述栅绝缘层和所述栅极的阵列基板上沉积ILD介质膜层，并在所述ILD介质膜层上形成多个通孔，得到ILD介质层。
[0014]可选的，在本申请的一些实施例中，所述制作方法还包括：
[0015]在所述ILD介质层上沉积第二金属层，所述第二金属层通过所述通孔延伸至所述有源层的表面；
[0016]对所述第二金属层进行图案化得到相互隔开的源极和漏极，所述源极和漏极分别与所述有源层连接。
[0017]可选的，在本申请的一些实施例中，所述制作方法还包括：
[0018]在所述源极和漏极和所述ILD介质层上沉积钝化层。
[0019]可选的，在本申请的一些实施例中，在制备所述ILD介质层之前，对所述有源层进行导体化处理。
[0020]可选的，在本申请的一些实施例中，所述复合缓冲层的制备步骤包括：
[0021]在所述衬底基板上形成遮光层；在形成有所述遮光层的衬底基板上沉积形成缓冲层，所述缓冲层覆盖所述遮光层，即得到所述复合缓冲层。
[0022]可选的，在本申请的一些实施例中，所述有源层的材料包括IGZO、IGZTO、IZO、IGTO中的一种或多种。
[0023]相应的，本申请实施例还提供一种顶栅阵列基板，由上述的顶栅阵列基板的制作方法制得。
[0024]本申请的有益效果在于：
[0025]本申请的顶栅阵列基板的制作方法有利于顶栅型阵列基板中的栅绝缘层的形成，可以得到结构优异的栅绝缘层，避免其图案化效果差而影响其下方的有源层的性能。本申请的制备方法可以提高阵列基板的开态电流，缩短生产节拍时间，进而提高生产效率。
附图说明
[0026]为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0027]图1是本申请实施例1中的干法刻蚀形成栅绝缘层的示意图；
[0028]图2是本申请实施例2中的干法刻蚀形成栅绝缘层的示意图；
[0029]图3是本申请实施例3中的干法刻蚀形成栅绝缘层的示意图；
[0030]图4是本申请实施例提供的顶栅阵列基板的结构示意图；
[0031]图5A是本申请试验例1中的提供的栅极效果图一；
[0032]图5B是本申请试验例1中的提供的栅极效果图二；
[0033]图5C是本申请试验例1中的提供的栅极效果图三。
具体实施方式
[0034]下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。另外，在本申请的描述中，术语“包括”是指“包括但不限于”。用语第一、第二、第三等仅仅作为标示使用，并没有强加数字要求或建立顺序。本专利技术的各种实施例可以以一个范围的型式存在；应当理解，以一范围型式的描述仅仅是因为方便及简洁，不应理解为对本专利技术范围的硬性限制；因此，应当认为所述的范围描述已经具体公开所有可能的子范围以及该范围内的单一数值。例如，应当认为从1到6的范围描述已经具体公开子范围，例如从1到3，从1到4，从1到5，从2到4，从2到6，从3到6等，以及所数范围内的单一数字，例如1、2、3、4、5及6，此不管范围为何皆适用。另外，每当在本文中指出数值范围，是指包括所指范围内的任何引用的数字(分数或整数)。
[0035]现有技术中，顶栅阵列基板的制作方法往往采用下列方法，步骤大致包括：衬底基板上形成复合缓冲层
→
IGZO图案化
→
GI沉积
→
M1沉积
→
M1酸刻蚀
→
GI干刻蚀
→
IGZO导体化
→
M1去光刻胶
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ILD介质层通孔
→
形成源漏极。本申请的专利技术人在研究和实践过程中发现，请参阅图1，若采用上述方法，在图案化得到栅极后，此时往往是在栅极上具有光刻胶的情况下继续对第一绝缘膜层进行图案化(刻蚀)操作以得到栅绝缘层。但是，该步骤中，由于栅极上方的光刻胶有一定的屋檐，导致在光刻胶屋檐下的部分第一绝缘膜层无法被刻蚀，进而刻蚀后容易形成栅绝缘层尾巴。栅绝缘层尾巴可能会导致有源层的电阻增大和电流降低。
[0036]本申请实施例提供一种顶栅阵列基板的制作方法及顶栅阵列基板。以下分别进行详细说明。需说明的是，以下实施例的描述顺序不作为对实施例优选顺序的限定。
[0037]本申请实施例提供一种顶栅阵列基板的制作方法，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种顶栅阵列基板的制作方法，其特征在于，包括如下步骤：提供一衬底基板，在所述衬底基板上形成复合缓冲层；在所述复合缓冲层上形成有源层；在所述有源层上沉积第一绝缘膜层；在所述第一绝缘膜层上沉积第一金属层；对所述第一金属层上沉积光刻胶并进行图案化，得到栅极；去除所述栅极上的光刻胶，并对所述第一绝缘膜层进行干法刻蚀，得到栅绝缘层。2.根据权利要求1所述的顶栅阵列基板的制作方法，其特征在于，对所述第一绝缘膜层进行干法刻蚀的步骤中，对所述第一绝缘膜层露出的部分进行干法刻蚀。3.根据权利要求1所述的顶栅阵列基板的制作方法，其特征在于，所述第一金属层的沉积厚度为300～500埃。4.根据权利要求1～3中任一项所述的顶栅阵列基板的制作方法，其特征在于，所述制作方法还包括下列步骤：在得到所述栅绝缘层和所述栅极的阵列基板上沉积ILD介质膜层，并在所述ILD介质膜层上形成多个通孔，得到ILD介质层。5.根据权利要求4所述的顶栅阵列基板的制作方法，其特征在于，所述制作方法还包括下列步骤：在...

【专利技术属性】
技术研发人员：蒙艳红，
申请(专利权)人：广州华星光电半导体显示技术有限公司，
类型：发明
国别省市：