减少芯片的连线通道总长度的布局结构和芯片制造技术

本实用新型专利技术公开了一种减少芯片的连线通道总长度的布局结构，包括：信号产生模块和至少两个信号接收模块；信号产生模块包括至少两个引脚分布区域，每个引脚分布区域包括一个第一引脚，引脚分布区域设置在信号产生模块的边缘，信号产生模块用于产生非易失性存储器中的芯片中的信号；信号接收模块包括一个第二引脚，信号接收模块用于接收信号产生模块产生的非易失性存储器中的芯片中的信号；每个引脚分布区域朝向一个信号接收模块，引脚分布区域中的第一引脚与引脚分布区域对应的信号接收模块的第二引脚连接，通过合理的增加引脚分布区域的数量，从而减少芯片的连线通道的总长度，进而降低模块间的传输信号延时和减少芯片的面积及芯片的制造成本。面积及芯片的制造成本。面积及芯片的制造成本。

【技术实现步骤摘要】
减少芯片的连线通道总长度的布局结构和芯片


[0001]本技术涉及芯片布局设计
，尤其涉及一种减少芯片的连线通道总长度的布局结构和芯片。

技术介绍

[0002]现有的芯片的布局结构存在芯片中的信号产生模块与对应的多个信号接收模块间的连线通道过长的缺点，而连线通道的总长度过长，不仅会增大信号产生模块和对应的多个信号接收模块间传输信号的线上延时，还会导致芯片的面积过大和增加芯片的制造成本。
[0003]想要减少芯片中信号产生模块与多个信号接收模块间的连线通道的总长度，进而降低信号产生模块和对应的多个信号接收模块间传输信号的线上延时和减少芯片的面积及减少芯片的制造成本，目前现有技术中还没有提出较好的芯片的布局结构。

技术实现思路

[0004]以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
[0005]本技术实施例提供了一种减少芯片的连线通道总长度的布局结构和芯片，能够减少芯片中模块间的连线通道的总长度，进而降低信号产生模块和对应的多个信号接收模块间传输信号的线上延时和减少芯片的面积及芯片的制本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种减少芯片的连线通道总长度的布局结构，应用于非易失性存储器中的芯片，其特征在于，所述布局结构包括：信号产生模块和至少两个信号接收模块；所述信号产生模块包括至少两个引脚分布区域，每个引脚分布区域包括一个第一引脚，所述引脚分布区域设置在所述信号产生模块的边缘，所述信号产生模块用于产生所述非易失性存储器中的芯片中的信号；所述信号接收模块包括一个第二引脚，所述信号接收模块用于接收所述信号产生模块产生的所述非易失性存储器中的芯片中的信号；每个所述引脚分布区域朝向一个所述信号接收模块，所述引脚分布区域中的所述第一引脚与所述引脚分布区域对应的信号接收模块的第二引脚连接。2.根据权利要求1所述的减少芯片的连线通道总长度的布局结构，其特征在于，每一个所述第一引脚与一个对应的所述第二引脚相向设置。3.根据权利要求2所述的减少芯片的连线通道总长度的布局结构，其特征在于，所述信号产生模块的边缘包括至少三条侧边，至少两个所述引脚分布区域处于所述信号产生模块的同一所述侧边。4.根据权利要求2所述的减少芯片的连线通道总长度的布局结构，其特征在于，所述信号产生模块的边缘至少包括三条侧边，至少两个所述引脚分布区域处于所述信号产生模块的不同所述侧边。5.根据权利要求2所述的减少芯片的连线通道总长度的布局结构，其特征在于，所述信号产生模块的边缘包括三条侧边，所述信号接收模块的数量为三个，三个所述信号接...

【专利技术属性】
技术研发人员：张登军，马亮，安友伟，伍惠瑜，刘大海，
申请(专利权)人：合肥博雅半导体有限公司，
类型：新型
国别省市：