【技术实现步骤摘要】
一种分时复用的多通道FIFO结构及方法
[0001]本专利技术涉及FIFO
，具体涉及一种分时复用的多通道FIFO结构及方法。
技术介绍
[0002]FIFO(First In First Out)是在ASIC或FPGA设计中经常会用到的数据缓冲器，其在数据转存过程中遵循先进先出的规则。就多通道的的FIFO而言，目前常见的方法是采用多个FIFO缓冲器缓冲多个通道的传输数据，当数据处理时再从这些FIFO中读出所需数据。这种方式能够实现多路数据的存储，但各个FIFO的存储空间不能共享，造成不必要的存储空间浪费，最终影响芯片的面积、功耗等。还有一种常见的FIFO结构(以下简称结构二)是，采用一个或多个双端口RAM，并将其分成多个区块，每个区块对应一个通道的数据，通过一组读写逻辑来控制所有通道数据的缓冲存储。这种设计的缺陷是，数据处理的带宽和存储空间的利用率受到限制。
技术实现思路
[0003]本专利技术所要解决的技术问题是现有的多通道FIFO结构存在存储空间(RAM)资源浪费，以及数据处理带宽受限等问题。本专...
【技术保护点】
【技术特征摘要】
1.一种分时复用的多通道FIFO结构，其特征在于，该结构包括数据拼接模块、存储模块、写入指针产生模块、读出指针产生模块、区块分配模块和数据解拼接模块；所述数据拼接模块，用于接收多通道的输入数据，将同一时钟边沿到来的数据拼接为一个长数据；所述存储模块，用于根据配置划分存储空间为若干区块，在不同区块中存储所述长数据的行数据；所述写入指针产生模块，用于根据拼接后形成的长数据和区块有效情况，生成能够写入该区块的初始地址，并从初始地址开始生成递增的存储空间地址，得到写入指针；所述读出指针产生模块，用于根据当数据写入量达到读出地址偏移量时，生成递增的读出地址，得到读出指针；所述区块分配模块，用于根据输入数据的行同步信号，为每行数据分配一个区块用以存储行数据；所述数据解拼接模块，用于从所述存储模块中读出的长数据，依次拆分所述长数据得到拆分结果；并把所述拆分结果分配到每个输出通道上并行输出。2.根据权利要求1所述的一种分时复用的多通道FIFO结构，其特征在于，该结构还包括状态标志产生模块；所述状态标志产生模块，用于比较所述写入指针与所述读出指针，得到比较结果；根据所述比较结果，产生存储器空/满状态信号。3.根据权利要求2所述的一种分时复用的多通道FIFO结构，其特征在于，所述的比较所述写入指针与所述读出指针，得到比较结果；根据所述比较结果，产生存储器空/满状态信号；具体包括：当所述读出指针超过所述写入指针时，则说明FIFO数据已被读空，输出存储器空状态信号；当所述写入指针达到本区块最大值，且再次从初始值计数达到所述读出指针时，则说明FIFO数据已被写满，输出存储器满状态信号。4.根据权利要求1所述的一种分时复用的多通道FIFO结构，其特征在于，所述数据拼接模块包括预处理单元和拼接处理单元，所述预处理单元的一端对应接入各个输入通道中的输入数据，所述预处理单元的另一端连接所述拼接处理单元；所述拼接处理单元，用于对所述预处理单元预处理后的数据进行拼接处理，输出拼接后的长数据；所述预处理单元包括若干个选择器和若干个第一D触发器，一个选择器对应连接一个第一D触发器；所述选择器的输入端接入输入通道的输入数据，所述选择器的输出端连接第一D触发器的输入端；所述第一D触发器的输出端连接所述拼接处理单元；还包括第二D触发器及或门，一个第二D触发器对应一个第一D触发器，所述第二D触发器的输入端接入对应输入通道输入数据的有效性标志信号，且对应输入通道输入数据的有效性标志信号还连接对应的第一D触发器；所述第二D触发器的输出端连接所述或门的输入端，所述或门的输出端输出长数据的有效性信号。5.根据权利要求1或4所述的一种分时复用的多通道FIFO结构，其特征在于，所述数据拼接模块拼接后长数据的bit位宽IN_WID...
【专利技术属性】
技术研发人员：ꢀ七四专利代理机构，
申请(专利权)人：四川创安微电子有限公司，
类型：发明
国别省市：
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