数据先进先出电路制造技术

本发明专利技术公开一种数据先进先出(FIFO)电路，其包含缓存器单元、多个数据复用器以及输出复用器。所述缓存器单元包含多个译码器和N多个缓存器。所述译码器被用于响应于多个相应的输入控制信号和至少一个输入启动信号而输出多个译码信号。所述N多个缓存器被配置为响应于相应的译码器的相应的译码信号而接收输入数据。所述多个数据复用器各自被耦接至所述多个缓存器中的M个，其中N和M为正整数，N等于或大于4，M等于或大于2，以及N大于M。所述输出复用器，耦接至所述多个数据复用器，所述输出复用器被用于依序地提供从所述多个数据复用器的相应的输出。相应的输出。相应的输出。

【技术实现步骤摘要】
数据先进先出电路


[0001]本专利技术涉及一种数据先进先出(first
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in first
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out,FIFO)电路，且特别是一种用于在高速数据速率应用中运作的内存装置中的数据FIFO电路。

技术介绍

[0002]多个数据先进先出(first
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in first
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out,FIFO)电路可以用于暂时地存储信息，所述信息用于在以不同的时钟速率运作的两个不同电路之间传输。所述多个FIFO电路以及它们的变体广泛地使用在各种电子应用中，诸如内存装置、存储装置、网络装置、影音存储应用等。在所述内存装置应用中，例如，非易失性内存模块，诸如双倍数据速率(double data rate,DDR)系列(例如，DDR2、DDR3、DDR4等)同步动态随机存取内存(SDRAM)对于诸如个人计算机、服务器等电子装置是必不可少的，其需要基于不同的FIFO电路的输入或输出接口，以在内存芯片和主机之间进行数据转换。所述输入或输出接口被使用于内存写入或读取运作，并且通常地基于用于数据转换的FIFO电路实现，以高速和可靠的方式运作，以满足所述内存接口规范的要求。
[0003]结果，对所述内存接口规范的要求而言，FIFO电路的结构和运作是令人关注的。以DDR3内存装置为例，在读取命令和当数据是可用的时间之间的延迟时间是16(即，列访问选通(Column Access Strobe,CAS)延迟或CL等于16(单位是时钟周期))。一种传统的FIFO电路，如图1所示，可以被用作在所述DDR3内存装置中的输出FIFO电路的建构方框。在图1中，所述FIFO电路包含八个缓存器，由R代表八个缓存器，以及8对1复用器(MUX)，由M1代表。当多个读取命令由所述内存模块处理时，可以使用由ZI[0]到ZI[7]代表的输入控制信号控制所述多个缓存器R，使得每个缓存器R以依序地方式存储来自FIFO输入(例如，每次为4
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位数据)的各个4
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位数据。为了满足CL为16的要求，可以由ZO[0]到ZO[7]代表的输出控制信号来控制8对1复用器M1，以便在当每个读取命令的CL延迟时间过去时，依序地输出所述多个缓存器R提供的各自的数据。
[0004]随着内存技术的进步，新一代的内存系统将以更高的数据速率运作。例如，与DDR3 SDRAM的400和1067MH之间的频率相比，DDR4 SDRAM运作在800和1600MHz的频率之间(DDR4
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1600至DDR4
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3200)。由于DDR4 SDRAM的CL值较大，因此在所述内存芯片中需要更多的FIFO。可以通过使用在图1中的所述FIFO电路类似的结构和运作来实现DDR4 SDRAM的FIFO电路(未示出)。在这种情况下，DDR4 SDRAM的所述FIFO电路需要16对1复用器，而不是8对1复用器M1，以用于从所述多个缓存器依序地输出4位数据，导致比图1的FIFO电路需要更多(例如，16)数量的多个输出控制信号。另外，用于控制所述多个缓存器的多个输出控制信号的数量取决于用于接收FIFO输入的所述多个缓存器(例如，4位或8位)的数据大小。这样，用于所述多个输入控制信号和所述多个输出控制信号的轨迹线的数量不可避免地增加FIFO电路的电路复杂性，这是对于所述FIFO电路的紧凑性的阻碍。
[0005]此外，用于DDR4 SDRAM的所述FIFO电路可能受到基于传输门的16对1复用器的信号过载。在最坏的情况下，信号过载会导致所述复用器输出错误数据或者以较低的旋转率
输出转换信号电平，从而降低所述内存模块的可靠度。
[0006]因此，在内存装置中，特别是在高速数据速率应用中实现所述FIFO电路是一个挑战。

技术实现思路

[0007]本专利技术的一个目的是提供数据先进先出(first
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in first
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out,FIFO)电路，其能够促进高速数据速率的内存装置应用。
[0008]为了至少实现上述目的，本专利技术提供一种数据先进先出(first
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in first
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out,FIFO)电路，包括缓存器单元、多个数据复用器和输出复用器。所述缓存器单元包含多个译码器以及N多个缓存器。所述多个译码器用于响应于多个相应的输出控制信号和至少一个输入启动信号而输出多个译码信号。所述N多个缓存器被配置为响应于所述多个相应的译码器的相应的译码信号而接收输入数据。所述多个数据复用器各自被耦接至所述多个缓存器中的M个，其中N和M为正整数，N等于或大于4，M等于或大于2，以及N大于M。所述输出复用器，耦接至所述多个数据复用器，所述输出复用器被用于依序地提供从所述多个数据复用器的相应的输出。
[0009]可选地，所述N多个缓存器被配置为根据相应的译码信号而依序地接收所述输入数据。
[0010]可选地，所述多个数据复用器中的每一个至少响应于输出启动信号而分别提供相应的数据到所述输出复用器，并且所述输出复用器响应于多个相应的输出控制信号提供来自所述多个数据复用器的相应的输出。
[0011]可选地，所述多个数据复用器中的第一个被配置为从相应的M个缓存器的第一缓存器接收相应的输出的第一部分。
[0012]可选地，所述多个数据复用器中的第二个被配置为从相应的M个缓存器的第一缓存器接收相应的输出的第二部分。
[0013]可选地，响应于至少一个输出启动信号，所述输出启动信号代表提供所述第一缓存器的所述相应的输出的启动，所述多个数据复用器中的第一和第二提供相应的输出的所述第一部分和所述第二部分各自作为所述输出复用器的两个输入。
[0014]可选地，响应于代表所述第一缓存器的选择的多个相应的输入控制信号，所述输出复用器依序地提供所述两个输入。
[0015]可选地，所述输出复用器是第一输出复用器，并且所述数据FIFO电路还包括第二输出复用器，耦接至所述第一输出复用器，所述第二输出复用器用于选择性的输出由所述第一输出复用器输出的数据的一部分。
[0016]可选地，M等于或大于四个，并且所述多个数据复用器中的每个耦接至所述多个缓存器的M个。
[0017]可选地，所述多个数据复用器包含第一复用器、第二复用器、第三复用器和第四复用器。所述第一复用器被配置为从相应的M个缓存器的第一缓存器接收相应的输出的第一部分。所述第二复用器被配置为从相应的M个缓存器的第一缓存器接收相应的输出的第二部分。所述第三复用器被配置为从相应的M个缓存器的第二缓存器接收相应的输出的第一部分。所述第四复用器被配置为从相应的M个缓存器的第二缓存器接收相应的输出的第二
部分。所述输出复用器被配置为从所述多个数据复用器接收多个输出并且依序地从所述多个数据复用器中的一个输出数据。
[0018]可选地，响应于至少一个输出启动信号，所述输出启动信号代表提供所述第一和第二缓存器的所述多个相应的输出的启动，所述第一到第四复本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数据先进先出(FIFO)电路，其特征在于，所述数据先进先出(FIFO)电路包括：缓存器单元，包含：多个译码器，用于响应于多个相应的输入控制信号和至少一个输入启动信号而输出多个译码信号，以及N多个缓存器，配置为响应于所述多个相应的译码信号而从所述多个相应的译码器接收输入数据；多个数据复用器，每个数据复用器耦接至所述多个缓存器中的M个，其中N和M是正整数，N等于或大于四个，M等于或大于两个，并且M大于M；以及输出复用器，耦接至所述多个数据复用器，用于依序地从所述多个数据复用器提供相应的输出。2.根据权利要求1所述的数据FIFO电路，其特征在于，其中所述N多个缓存器被配置为根据相应的译码信号依序地接收所述输入信号。3.根据权利要求1所述的数据FIFO电路，其特征在于，其中所述多个数据复用器的每一个响应于至少一个输出启动信号向所述输出复用器提供相应的数据，以及所述输出复用器响应于多个相应的控制信号提供来自所述多个数据复用器的相应的输出。4.根据权利要求1所述的数据FIFO电路，其特征在于，其中所述多个数据复用器的第一个被配置为从所述多个相应的M个缓存器的第一缓存器接收相应的输出的第一部分。5.根据权利要求4所述的数据FIFO电路，其特征在于，其中所述多个数据复用器中的第二个被配置为从相应的M个缓存器的第一缓存器接收所述相应的输出的第二部分。6.根据权利要求5所述的数据FIFO电路，其特征在于，其中响应于至少一个输出启动信号，所述输出启动信号代表提供所述第一缓存器的所述相应的输出的启动，所述多个数据复用器的所述第一个和第二个分别将所述多个相应的输出的所述第一部分和所述第二部分作为所述输出复用器的两个输入。7.根据权利要求6所述的数据FIFO电路，其特征在于，其中响应于多个相应的输出控制信号，所述多个输出控制信号代表所述第一缓存器的选择，所述输出复用器依序地提供所述两个输出。8.根据权利要求1所述的数据FIFO电路，其特征在于，其中所述输出复用器为第一输出复用器以及所述数据FIFO电路还包括：第二输出复用器，耦接至所述第一输出复用器，所述第二输出复用器用于选择性地输出由所述第一输出复用器输出的数据的一部分。9.根据权利要求1所述的数据FIFO电路，其特征在于，其中M等于或大于4个以及所述多个数据复用器中的每一个耦接至所述多个缓存器的M个。10.根据权利要求1所述的数据FIFO电路，其特征在于，其中所述多个数据缓存器包含：...

【专利技术属性】
技术研发人员：吴柏勋，许人寿，
申请(专利权)人：晶豪科技股份有限公司，
类型：发明
国别省市：