半导体装置及其制造方法制造方法及图纸

一种半导体装置及其制造方法，在半导体的制造方法中，设置罩幕在半导体层或半导体基材上。蚀刻半导体层或半导体基材在通过罩幕勾画的区域内，以形成空腔。通过设置在半导体层或半导体基材上的罩幕，进行离子布植，加衬空腔，以形成围阻结构。通过设置在半导体层或半导体基材上的罩幕，以基底半导体材料填入围阻结构。在以基底半导体材料填入围阻结构之后，移除罩幕。至少一半导体元件是制作在沉积于围阻结构内的基底半导体材料之内及/或之上。结构内的基底半导体材料之内及/或之上。结构内的基底半导体材料之内及/或之上。

Semiconductor device and its manufacturing method

【技术实现步骤摘要】
半导体装置及其制造方法


[0001]本揭露是关于一种半导体装置及其制造方法，特别是关于一种包含内埋层的半导体装置及其制造方法。

技术介绍

[0002]以下是关于包含内埋层的半导体装置，至具有内埋载子注入层的半导体装置，至具有隔离层的半导体装置，至此半导体装置的制造方法，至包含此半导体装置的集成电路(integrated circuits，ICs)等。

技术实现思路

[0003]本揭露的一态样是提供一种半导体的制造方法，其是包含：形成罩幕，其勾画出半导体层或半导体基材的罩幕描绘区域；蚀刻半导体层或半导体基材，以形成在半导体层或半导体基材内的空腔，其中罩幕将前述蚀刻步骤限制在罩幕描绘区域；形成围阻结构加衬空腔，其中罩幕将前述围阻结构的形成步骤限制在罩幕描绘区域；沉积基底半导体材料在被围阻结构加衬的空腔内；以及制作至少一半导体元件在基底半导体材料之内及/或之上。罩幕将基底半导体材料的沉积步骤限制在罩幕描绘区域。
[0004]本揭露的另一态样是提供一种半导体装置，其是包含设置在一基底半导体材料内的至少一半导体元件。围阻结构是设置为包围基底半导体材料的底部及侧部。围阻结构包括设置在基底半导体材料的底部之下的内埋层及围绕基底半导体材料的侧壁。内埋层及侧壁包含相同材料。半导体层或半导体基材是设置为包围前述围阻结构的内埋层及侧壁。
[0005]本揭露的再一态样是提供一种半导体的制造方法，其是包含设置罩幕在半导体层或半导体基材上。蚀刻半导体层或半导体基材在通过罩幕勾画的区域内，以形成空腔。通过设置在半导体层或半导体基材上的罩幕，进行离子布植，加衬空腔，以形成围阻结构。通过磊晶沉积基底半导体材料在围阻结构内，以基底半导体材料填入围阻结构。
附图说明
[0006]根据以下详细说明并配合附图阅读，使本揭露的态样获致较佳的理解。需注意的是，如同业界的标准作法，许多特征并不是按照比例绘示的。事实上，为了进行清楚讨论，许多特征的尺寸可以经过任意缩放。
[0007]图1及图2是分别绘示根据第一装置实施例的具有内埋层的装置的侧剖面视图及上视图；
[0008]图3至图7是绘示根据第一制程实施例的制造具有内埋层的装置的制程；
[0009]图8及图9是绘示适合用于如本揭露所述的制程的罩幕1及罩幕2的上视图；
[0010]图10及图11是分别绘示根据第二装置实施例的具有内埋层的装置的侧剖面视图及上视图；
[0011]图12至图16是绘示根据第二制程实施例的制造具有内埋层的装置的制程；
[0012]图17是绘示如图12所示的制程的变形；
[0013]图18是绘示根据另一装置实施例的具有内埋层的装置；
[0014]图19是绘示根据另一装置实施例的具有内埋层的装置；
[0015]图20是绘示根据另一装置实施例的具有内埋层的装置；
[0016]图21是绘示根据另一装置实施例的具有内埋层的装置。
[0017]【符号说明】
[0018]8:装置
[0019]10:半导体基材
[0020]12:内埋层
[0021]14:基底半导体材料
[0022]16:深井
[0023]18:浅沟渠隔离区域
[0024]20:电极
[0025]22:半导体元件
[0026]30,32,34,36,38,40,42,44,46:操作
[0027]31:开口
[0028]33,43:箭头
[0029]108:装置
[0030]110:半导体基材
[0031]112:内埋层
[0032]114:基底半导体材料
[0033]116:侧壁
[0034]118:浅沟渠隔离区域
[0035]120:电极
[0036]122:半导体元件
[0037]122a:横向扩散金属氧化物半导体元件
[0038]122B:垂直金氧半场效晶体管
[0039]122C:垂直双扩散金氧半场效晶体管
[0040]122D:U字槽金氧半场效晶体管
[0041]130,132,134,134a,136a,136,138,140,142:操作
[0042]133:空腔
[0043]135:箭头
[0044]150:p型井区域
[0045]152:n型漏极区域
[0046]154:p型主体区域
[0047]A,A*:角度
[0048]M1,M2:罩幕
提供以制作3
×
3阵列的装置8，而图4至图7是绘示制造其中一个装置8的制造步骤的侧剖面视图。如图8所示，每一个装置的罩幕M1具有开口31，此一开口31对应每一个装置(参照图4)。须理解的是，对于在图8中3
×
3阵列的装置8的罩幕
‑
1的描述可归纳为用以产生N
×
M阵列的装置8的罩幕，而绘示的3
×
3阵列仅是做为例示。以不限制的一说明具体例而言，罩幕M1可形成在半导体层或半导体基材10的表面上，其是通过沉积及微影图案化光阻材料，接着通过真空沉积、溅镀或其他沉积技术来根据微影图案沉积罩幕材料，然后移除光阻。
[0054]在操作32中，内埋层12是通过离子布植(在图4中是以箭头33绘示)而形成。罩幕M1是抗离子布植，故离子布植是限制在罩幕M1至开口31的区域，以形成内埋层在定义的区域内。(须注意的是，为了方便，层12是通篇被称为“内埋”层，虽然在操作32的制作阶段中，层12尚未被“埋入”。)以不限制的说明具体例而言，罩幕M1可包含氮化硅、氧化硅或具有足够厚度且可抗离子布植的其他材料。为了将内埋层12形成为n
+
掺杂层，离子布植适合植入替代的或间隙的施体原子至半导体层或半导体基材10中。相反地，为了将内埋层12形成为p
+
掺杂层，离子布植适合植入替代的或间隙的受体原子至半导体层或半导体基材10中。在操作34中，移除罩幕M1，留下内埋层12(尽管尚未埋入)。
[0055]在操作36中，且请参阅图5，沉积基底半导体材料14，因此埋入在基底半导体材料14下方的内埋层12。在不限制的一些实施例中，沉积操作36为磊晶沉积。举例而言，若半导体层或半导体基材10为硅层或硅基材，则沉积操作36可包含硅的同质磊晶沉积做为基底半导体材料，或可包含例如硅锗(SiGe)或碳化硅(SiC)的硅合金的异质磊晶沉积，或其他半导体材料的异质磊晶沉积，其是与硅合理地有紧密的晶格匹配且化学相容的材料。
[0056]在选择性操作38中，且请参阅图6，浅沟渠隔离(STI)区域18可形成在基底半导体材料内。举例而言，形成浅沟渠隔离区域18可通过微影图案化、沟渠蚀刻及以氧化物或其他电性绝缘体或相似物来填入沟渠。除此之外或替代地，其他类型的装置制程可在此阶段进行，以制造至少一半导体元件22的部分或元件。
[0057]在操作40中本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体的制造方法，其特征在于，包含：形成一罩幕，勾画出一半导体层或一半导体基材的一罩幕描绘区域；蚀刻该半导体层或该半导体基材，以形成在该半导体层或该半导体基材内的一空腔，其中该罩幕将该蚀刻步骤限制在该罩幕描绘区域；形成一围阻结构加衬该空腔，其中该罩幕将该围阻结构的该形成步骤限制在该罩幕描绘区域；沉积一基底半导体材料在被该围阻结构加衬的该空腔内，其中该罩幕将该基底半导体材料的该沉积步骤限制在该罩幕描绘区域；以及制作至少一半导体元件在该基底半导体材料之内及/或之上。2.根据权利要求1所述的半导体的制造方法，其特征在于，该形成该围阻结构加衬该空腔的步骤包含：进行离子布植至该半导体层或该半导体基材中，其中该罩幕将该离子布植步骤限制在该罩幕描绘区域。3.根据权利要求1所述的半导体的制造方法，其特征在于，该形成该围阻结构加衬该空腔的步骤包含：沉积该围阻结构在该空腔的一底部及一侧壁上，其中该罩幕将该围阻结构的该沉积步骤限制在该罩幕描绘区域；其中沉积该基底半导体材料是在该围阻结构被沉积之后。4.根据权利要求1所述的半导体的制造方法，其特征在于，加衬该空腔的该围阻结构包含加衬该空腔的一掺杂半导体材料。5.根据权利要求4所述的半导体的制造方法，其特征在于：以下的一者：(i)该基底半导体材料为掺杂p型，且加衬该空腔的该掺杂半导体材料为掺杂n型，或(ii)该基底半导体材料为掺杂n型，且加...

【专利技术属性】
技术研发人员：林弘德，尤宏誌，刘家玮，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：