用低速器件合成565兆毕特/秒最长线性移位寄存器序列的电路制造技术

本发明专利技术是用低速器件合成５６５兆毕特／秒最长线性移位寄存器序列的电路．它属于一种产生高速Ｍ序列，用于高速数字通信系统及其测试仪表电路．本发明专利技术是由三部分电路组成．速率为５６５ＭＨｚ／ｎ的Ｍ序列发生器、组合逻辑电路和并串变换电路．本发明专利技术的特点在于，经过组合逻辑电路和并串变换电路后，构成产生速率高达５６５Ｍｂ／ｓ的Ｍ序列电路．由于本发明专利技术是采用现有商用器件来实现的，所以利用本发明专利技术当序列长度ｍ增加时，只是增加低速器件，而高速器件的耗用量总是不变的．（*该技术在2005年保护过期，可自由使用*）

【技术实现步骤摘要】
本专利技术属于一种产生高速M序列，用于高速数字通信系统及其测试仪表的电路。这里提到的高速数字通信系统是指“国际电报电话咨询委员会”(CCITT)建议的564.932Mb/s(简称565Mb/s)或更高速率的数字通信系统。在565Mb/s速率等级下工作的误码仪、抖动仪等，国内外尚未有，这些仪器的发送侧和接收侧都有M系列发生器部分。在现有的低于565Mb/s的同类测试仪表中，多数情况是采用图1方法产生M序列。设移位寄存器的级数为A，M序列的长度m＝2A-1。按规定将图1的A个移位寄存器中的某些级的输出输入接到模二加电路，模二加电路的输出端接入移位寄存器第一级的输入端，驱动移位寄存器每级触发器的时钟，其速率同产生的M序列的速率相同。若使图1电路能正常稳定工作，从理论上说必须满足下述条件触发器从CP端到Q端的时延+模二加电路的时延+触发器CP端的建立时间＜时钟周期但在工程实际中，不仅要满足上式，还应有足够富余。当时钟速率为565MHz的，其周期为1.77ns。如果仍用图1的方法产生565MHz的M序列，则该移位寄存器的工作速率为565MHz。而要使电路稳定工作，必须要求上述三个时间参数之和小于1.77ns。但由于目前商品化的数字集成电路的D触发器和门电路的性能还不能满足这一条件，所以按图1所构成反馈电路无法产生565Mb/s的M序列。本专利技术就是利用现有商品化的数字集成电路解决这一问题，构成产生速率高达565Mb/s或更高的M序列发生器的电路。本专利技术是这样实现的图2是一个能产生速率为565Mb/S的M序列电路。它是由三部分组成。图2中的(1)是速率为 (565MHz)/(n) 的M序列发生器，它同图1电路结构完全一样。n可以取4或取8。然后将(1)电路的一部分输出端接向图2中的(2)。(2)是组合逻辑电路。由(2)输出n条支路M序列。这一部分的工作速率也为 (565Mb/s)/(n) 。最后将(2)输出的n条并行支路接到图2中的(3)。(3)是并串变换电路。经过并串变换后，串行输出565Mb/sM序列。由于只有并串变换电路才需要能在565Mb/s速率下工作的少数集成电路，所以当采用图3和图4所建议的电路方案实现图2中的(3)时，就不会存在图1电路所要求的那样严格的稳定工作条件，也就是说对器件时间参数方面的要求比图1低得多，可以用器件来实现。以下结合附图对本专利技术作详细描述图1是目前低于565Mb/s数字通信仪表中最常用的产生M序列的电路原理图。图2是本专利技术的原理框图。图3和图4是图2中(3)的内容，即对并串变换电路原理图的举例。在图2中的(1)电路结构和图1完全一致，它是由A个D触发器和一个模二加电路组成，它工作速率为 (565MHz)/(n) 。当n＝4或n＝8时，其速率分别为141MHz或71MHz，它的每一级D触发器的输出端都输出结构一致的M序列。图2中的(2)是组合逻辑电路，主要是由模二加电路完成的。随着产生M序列的特征多项式的不同，即(1)中的模二加反馈电路接法的不同，随着M序列的长度不同，即A和m的不同，组合逻辑电路就有不同的内容。这些不同内容可参见附表。附表列出3级数A＝10，15，23，25，28，29，31情况下M序列的合成。当A＝23，25，28，29时，可将每个Q后面的序号加上i，例如当A＝23时，i＝1，则可将X1到X8同时修改X1＝Q23，X2＝Q19 Q18 Q11 Q10 Q2，等等。i可以允许的取值是当A＝23时，i可以取1，当A＝25时，i可取1或-1，当A＝28时，i可取1或2或3，当A＝29时，i可取1或2或3。附表所给出的结果是本专利技术的关键部分，已经通过计算机模拟证明其正确性。图2中的(3)是并串变换电路，可采用图3和图4中的一种形式来实现，也可采用其它具有相同功能的电路形式来实现。图3是用输出端具有线或功能的D触发器来实现的。图4是用八分频加译码选通，门的输出端具有线或功能来实现的。当取n＝8时，按附表得到8条支路以X1到X8的顺序变换，当取n＝4时，只需用组合逻辑产生X1，X3，X5，X7或X2，X4，X6，X8并以X1到X7，或以X2到X8的顺序变换。输入到并串变换电路的支路速率为 (565Mb/s)/(n) 。在 (565MHz)/(n) 的一个周期内，依顺序从每个支路各取一个码元串行输出，输出码元的宽度为565MHz的一个周期，从而提高了码流的速率。图3和图4虽然采用了在565MHz速率下工作的D触发器，但它们并不处在如图1那样的反馈环路之中，因而对它们在时间参数方面的要求比图1低。本专利技术在数字通信领域里，对高速数字测试仪表，如误码仪、抖动仪等仪表的发送、接收部分，以及高速数字通信系统和光传输、微波传输系统的扰码器、解扰码器和高速数据传输系统中都可利用本专利技术，在现有商用器件的水平下实现这些电路。另外，采用本专利技术，不论序列长度m怎样增加，只要n为一定，只是增加低速器件，而高速器件的耗用量是不变的。所以利用本专利技术有利于在高速系统中使用更长的m序列。兆毕特/秒Mb/s，触发器级数A，最长线性移位寄存器序列M序列，M序列长度m，时钟脉冲CP，毫微秒ns，兆赫兹MHz，D触发器输出端Q，支路数n，模二加 ，组合逻辑电路输出支路X。附表组合逻辑电路的内容A＝10 M＝1023 Q10 Q7X1＝Q8X2＝Q9 Q8 Q7 Q3X3＝Q10 Q6 Q5X4＝Q9 Q8 Q5 Q4X5＝Q9 Q4X6＝Q10 Q8 Q6 Q5 Q3X7＝Q8 Q7 Q2X8＝Q9 Q7 Q6 Q4 Q1A＝15 M＝32767 Q15 Q14X1＝Q15X2＝Q14 Q13 Q11 Q7X3＝Q14 Q11 Q7X4＝Q14 Q12 Q9 Q7 Q5X5＝Q14 Q7X6＝Q14 Q12 Q10 Q5 Q3X7＝Q14 Q10 Q3X8＝Q14 Q12 Q8 Q1 X5＝Q24 Q10X6＝Q23 Q21 Q7X7＝Q25 Q18 Q11 Q4X8＝Q24 Q22 Q17 Q15 Q8 Q1A＝29 M＝536870911 Q29 Q27X1＝Q1X2＝Q25 Q24 Q18 Q17 Q11X3＝Q22 Q21 Q7X4＝Q25 Q24 Q11 Q4X5＝Q15 Q14X6＝Q26 Q25 Q11 Q4X7＝Q22 Q21 Q8X8＝Q26 Q25 Q19 Q18 Q11A＝31 M＝536870911 Q31 Q28X1＝Q17X2＝Q22 Q20 Q15 Q13 Q8 Q1X3＝Q31 Q24 Q17 Q10X4＝Q30 Q28 Q14 Q2X5＝Q15 Q1X6＝Q31 Q19 Q5 Q3X7＝Q16 Q9X8＝Q15 Q13 Q本文档来自技高网...

【技术保护点】
一种用低速器件合成５６５兆毕特／秒最长线性移位寄存器序列的电路。本专利技术的特征在于其电路是由工作在５６５ＭＨｚ／ｎ的Ｍ序列发生器、组合逻辑电路和并串变换电路组成，并能产生速率为５６５Ｍｂ／ｓ的Ｍ序列的电路。其组合逻辑电路是由模二加方法实现的。组合逻辑电路的内容由附表给出，见说明书附表所述。

【技术特征摘要】
1.一种用低速器件合成565兆毕特/秒最长线性移位寄存器序列的电路。本发明的特征在于其电路是由工作在 (565MHz)/(n) 的M序列发生器、组合逻辑电路和并串变换电路组成，并能产生速率为565Mb/s的M序列的电路。其组合逻辑电路是由模二加方法实现的。组合逻辑电路的内容由附表给出，见说明书附表所述。2.按照权利要求1所述的这种电路，其特征在于当A＝23，25...

【专利技术属性】
技术研发人员：李秉钧，
申请(专利权)人：邮电部第五研究所，
类型：发明
国别省市：51[中国|四川]