用于里德-索罗门译码器的有限域乘法器制造技术

一种里德－索罗门译码器，包括一个优选的有限域乘法电路，该电路有接线性链路连接的多个乘法器，其中第一乘法器的第一乘数是幅度Ａ，第二乘数是一个常数。该电路按照加到αｊ上的线性合成α值运行，链路中的每个乘法器产生的连续的α值。多个选择器按照幅度αｊ启动乘法器的输出。最好由ＸＯＲ门的逻辑网络实现的一个加法电路被连接到选择器上，用于反乘法器的启动的输出加起来，以便形成最后的乘积。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及前向纠错码的译码器，特别涉及在里德-索罗门译码期间有限域计算中进行乘法运算的结构。在用数字技术进行新式的图像数据和音频数据传输中，作为保护传输数据的纠错码，已较完善的创建了里德-索罗门编码技术。已经公开了各种各样的实施装置，例如我们的申请EP96301899.2就公开了一种数字接收机中的里德-索罗门译码器的超大规模集成电路(“VLS1”)。已经把里德-索罗门编码的新的应用推荐到欧洲电信标准DRAFT prETS300744(1996年5月)中，该标准采用编码的正交频分多路复用(“COFDM”)。该标准规定数字地面电视的成桢结构、信道编码和调制。这种编码应用的开发是为把数字地面电视容纳在模拟传输的现有的频谱分配中，并且还提供充分的保护以防止高电平的同信道干扰和相邻信道干扰。该标准要求一个与内部删余卷积代码相联结的外部里德-索罗门代码。根据MPEG2传输数据流格式，该代码与位状态和隔行符号相结合。把RS(204，188，t＝8)代码规定为外部代码，它具有一个代码生成元多项式g(x)＝(x+λ0)(x+λ1)(x+λ2) ……(x+λ15)(1)其中，λ＝02HEX。域生成元多项式是P(x)＝x8+x4+x3+x2+1(2)已知的里德-索罗门译码器中的有限域乘法器的硬件装置要求可观的资源，而且还未能容易地适应于生产环境中的新工艺和新的应用。本专利技术的主要目的是提供一种能在数字数据上进行扩展的乘法运算的改进的检错纠错电路和纠错电路。本专利技术的另外的目的是提供一种通过减少硬件资源而用VLSI实施的改进的有限域乘法器。本专利技术还有一个另外的目的是提供一种里德-索罗门译码器，它能容易地适用于用于电信和类似目的的各种VLSI电路。按照BCH代码编码的电磁信号的译码器实现本专利技术的这些和其他目的，其中该代码由生成元多项式g(x)规定，该代码具有基元α，该译码器按照由有限域乘法形成的项xiαj运行。该译码器包括形成乘积A*B的有限域乘法电路，其中“*”是有限域乘法运算符。每个有限域乘法电路都有多个乘法器，其中第一乘数是幅度A，第二乘数是常数αk。乘法器最好按线性级链相互连接起来，一个乘法器的输出被连接到另一个乘法器的第1输入。多个选择器启动乘法器的输出，选择器具有按照幅度B的表达式设定的选择线。把最好由XOR门的逻辑网络实现的加法电路连接到选择器，以便把所启动的乘法器的输出加起来而形成最后的乘积A*B，用加法电路进行加法运算是无需进位的。按照本专利技术的一个方案，乘法器由常系数乘法器构成。按照本专利技术的另一个方案，具有按照幅度B的表达式设定的连接到选择线上的多条线。本专利技术提供一种按照BCH代码编码的电磁信号的译码器，该代码由生成元多项式g(x)规定，并具有基元α，该译码器是按xiαj项运行类型的译码器，其中的改进是一个有限域乘法器具有多个常数乘法器。每个常数乘法器的输入是第一乘数A，该常系数乘法器的第二乘数是常数αk，其中该常系数乘法器的输出连接到下一个系数乘法器的输入。控制多个开关的多条位线附有一个幅度B的二进制表达式，每个开关被连接到相应的一个常系数乘法器的输出端。用来进行模2加法运算的加法电路连接到用来求常系数乘法器的和的开关上，这样，把求和得到的输出作为幅度A*B的二进制表达式。本专利技术提供一种进行里德-索罗门译码的方法，其中α是里德-索罗门代码中的基元，通过提供一种其中具有里德-索罗门译码器的VLSI电路，并用该电路进行有限域乘法运算来执行这种方法，以便按如下步骤得到乘积xiαj(1)对每个αn(n是整数)识别具有等于αj的和的线性合成值αn(n是整数)；(2)由αn乘以an-k产生每个αn值(其中K是整数)；(3)把αn值乘以xi，以产生乘积αnxi；(4)求乘积αnxi的和，以产生xiαj值。为了更好地理解本专利技术的这些和其他目的，结合附图以举例方法详细说明本专利技术。附图简要说明附图说明图1是里德-索罗门译码器的功能方框图；图2是按照图1方框图运行的里德-索罗门译码器的另一个方框图3是概略说明产生有限域中的各项的图；图4与图1说明的译码器结合的FIFO的方框图；图5表示图1说明的译码器中的用来产生校正子的分支反馈移位寄存器；图6是现有技术中用于里德-索罗门译码器的Berlekamp算法的流程图；图7是用来执行用于图1所示的译码器的Berlekamp算法的装置的方框图；图8是图1所示的译码器中用来完成Chien检索的配置的方框图；图9是按照本专利技术的有限域乘法器的优选实例的示意图；图10是按照本专利技术的有限域乘法器的另一个优选实施例的示意图。图11是图9和图10的实施例中所组成的加法电路的更详细的示意图。首先参照图4和图2说明里德-索罗门译码方法，本专利技术能用这种译码器和采用有限域算法的其他里德-索罗门译码器来实现。一个208字节的数据包R(X)2被输入到FIFO4中，该FIFO4由能存储448字节的RAM来实现，该FIFO4在译码过程中简单地用作延时，仅有188信息字节需要存储起来，因为在计算校正子S(x)6之后就不使用20个奇偶校验位字节，所以可以把它们废弃。译码器8接收数据包R(X)2内的去交错数据，VALID标识符10表示数据包R(X)2内的现有字节是现有数据包中的有效字节，当有效标识符10指示已经接收到一个数据包的最后字节时，同时建立数据包的末端标识符EOP12。在去交错器过早地终止数据包的情况下，就建立有错符OSI4，这会导致整个译码器复位。母线校正(CORRECT)16包含校正数据，线RS-VAL1D18表示数据在母线CORRECT16上，这条线仅在数据字节在该线上时才建立。线RS-EOP20是指示已经检测到数据包的末端的线，建立起线RS-EOP20时，线PACK-ERR22高位，这表示译码器8已经不能校正前面释放的数据包。线RS-0S24预示在数据包内已经发生严重的错误，该信号经该系统传播，并表示现有数据包将不提供任何更有效的数据。参照图4，数据包R(X)2的第1个188字节出现在FIFO4的线WD26上，并按照计数器30的状态被写入到RAM28的一个地址中。同样，从按照计数34的状态选定的地址中把被延时的数据包R(X)2读到线RD32上。按照如下方程在校正z计算方块36(图1)中计算校正zSj=Σi-0n-1rxiαi(j+m0)----(3)]]>其中Sj是第j个校正z；n是数据包内的字节数；mo是任意整数(等于0)；rxi是数据包中的第i字节；αx是有限域中的第x个α。现有参照图1-7，并行运行的一个三单元38，40，41的排组产生校正子(图5)，有限域项αi由一个分支反馈移位寄存器42产生(图3)，该移位寄存器42由具有加法器46的多个触发器44构成，加法器46的位置由上述的生成元多项式决定。为方便起见，确定24个校正子，但实际上只有S0-S19由其余的译码器8应用。在方框48(图1)中执行的Berlekamp算法是用来导出定位器多项式A(X)50和估算器多项式Ω(X)52的公知的方法，图6中示出了它的流程图，并应用如下注意点R1是包含有上述校正子方框的产生的校正子字节的移位寄存器；R2包含一个定位器多项式Λ(X)，其中Λ0＝1；R本文档来自技高网...

【技术保护点】
一种用于按照ＢＣＨ代码编码的电磁信号的译码器，其中该代码是由生成元多项式ｇ（ｘ）规定的代码，并且有一个基元α，该译码器是按照ｘ↓［ｉ］α↑［ｊ］项运行类的译码器；其特征在于形成乘积Ａ＊Ｂ（此处“＊”是有限域乘法运算符）的电路包括：多个乘 法器，所述乘法器的第一输入定义第一乘数Ａ，所述乘法器的第二输入定义第二乘数；所述第二乘数是一个常数α↑［ｋ］；其中所述乘法器的输出连接到另一个所述乘法器的第一输入；用来启动所述乘法器的输出的多个选择器，所述选择器具有按照幅度Ｂ的表达式设 定的选择线；以及用来把所述乘法器的所述被启动的输出加起来的连接到所述选择器的加法电路。

【技术特征摘要】
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【专利技术属性】
技术研发人员：托马斯福克斯克罗夫特，
申请(专利权)人：迪维安公司，
类型：发明
国别省市：US[美国]