一种多模式李得-所罗门解码器及解码方法技术

本发明专利技术提出一种基于ＰＧＺ演算法的多模式李得－所罗门解码器及其方法，利用硬件及ＰＧＺ演算法的相互关系，使得同一份硬件架构可以达到各种错误的更正能力；其中该解码程序包含：计算接收资料的表征、解算关键方程式、以及评估错误位置与错误评价；该李得－所罗门解码器包含：表征计算器、关键方程式解算器、以及错误位置与错误评价评估器；本发明专利技术ＰＧＺ解码器的解算不须有限场反相器的运算，不仅在硬件面积上得到大大的降低，且使得计算上的效能有很大的改善，本发明专利技术可应用于处理器与存储器之间的错误控制码及其他高速通讯系统中。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种李得-所罗门解码器；尤其是一种基于PGZ演算法(Peterson-Gorenstein-Zierler Algorithm)的多模式李得-所罗门解码器及其方法。在各种RS解码演算法中，PGZ演算法对于实现t≤3的RS解码器提供了最简单的方法。这在如处理器与存储器间的错误控制码(Error ControlCode，ECG)之类需要较小错误更正能力的系统是一种低成本的做法。不像叠代的RS解码演算法，如Berlekamp-Massey演算法，传统PGZ演算法的主要缺点是仅能运作于单一更正能力。换言之，解t＝3的PGZ解码电路不能正确执行t＝1，2的更正，所以t≤3的PGZ解码电路将需要置放三份不同的硬件电路来分别计算t＝1，t＝2以及t＝3的更正，就如图2所示的电路方块图。显然地，在电路中放置三份重复的硬件电路对于晶片面积与成本是一种制造上的负担。由于以传统PGZ演算法的技术来制作李得-所罗门解码器，需要针对每个不同的错误更正能力(错误更正能力的数目t＝0，1，2，3...等)来个别设计硬件架构，一旦错误码的数目增加时，所需要的晶片面积也相对的成级数增加，因此这无形中增加了制作时的成本，同时也使其硬件的使用效率降低。此外，在李得-所罗门解码器的架构当中，很清楚地有限场反相器(Finite Field Inversion，FFI)在整个电路当中占据了很大的面积且需要花费很长的运算时间，且随着错误更正能力的增加，整体电路的设计会变得非常复杂，且所需要有限场加法器(Finite Field Adder，FFA)以及有限场乘法器(Finite Field Multiplier，FFM)更是随着级数成长。本专利技术的主要目的在于提供一种基于PGZ演算法而因应错误状况以解决各种更正能力的多模式李得-所罗门解码器。本专利技术的次一目的在于提供一种在VLSI架构中为低成本且使用较少面积资源的多模式PGZ解码电路以实施李得-所罗门解码器而解决各种错误更正的问题。本专利技术的再一目的在于提供一种改良基于PGZ演算法实施李得-所罗门解码器，将错误更正能力t＝3的硬件电路加以修改，以达到利用同一份硬件电路可以解决各种错误的更正能力t＝0，1，2，3。有鉴于习知技术以PGZ演算法为基础实施李得-所罗门解码器，在VLSI架构中利用重复的硬件电路来达到各种错误的更正能力(t≤3)，而造成制程上较大面积的占用及硬件资源使用效率的降低，且演算法的实施(Implement)包含有限场反相器的运算使整体电路计算复杂度增加且影响运算的速度，因此本专利技术利用演算法的推导，使得实施李得-所罗门解码器，在解关键方程式(Key Equation)运算时无须有限场反相器的运算，以达到降低使用面积的资源及提升运算效能，此外，本专利技术改良基于PGZ演算法实施李得-所罗门解码器具有错误更正能力t＝3的硬件电路，使其具有多模式PGZ解码电路可以处理t＝0，1，2，3个错误更正，为本专利技术诸多重要的特征之一。在本专利技术之一种实施例中，李得-所罗门解码程序包含计算接收资料的表征(Syndrome)；解算关键方程式；以及评估错误位置与错误评价，其中解算关键方程式的程序是以简化的PGZ演算法为基础，并进一步推导出解算过程无须FFI的运算，以大幅减少计算的复杂度并降低硬件架构所占用的面积资源，而且经由一多模解码方法以获得错误数目而提出可以处理t＝0，1，2，3个错误更正的多模式PGZ解码架构。具体而言，本专利技术的一种基于PGZ演算法的多模式李得-所罗门解码方法，以简化的PGZ演算法为基础，在计算接收资料的一表征多项式S(x)后，由前述表征多项式S(x)计算出一错误位置多项式σ(x)及一错误评价值多项式ω(x)，再得到一错误样型e(x)，以进行接收资料的不超过t个错误的更正，其中t为正整数，该李得-所罗门解码方法包含从该表征多项式S(x)定义一表征矩阵Stxt与一表征向量Stx10，以解算Stxtσtx1＝Stx1，以及解算表征矩阵Stx1的行列式值At，用以定义一新的错误位置多项式Φ(X)及一新的错误评价多项式Ω(X)，分别为Φ(X)＝Atσ(x)，Ω(X)＝Atω(x)，使可直接以加法运算以及乘法运算来解算出错误位置与错误评价值，而无须除法运算。在本专利技术的另一实施例中，李得-所罗门解码器包含表征计算器，以计算接收资料的表征(Syndrome)；关键方程式解算器，接收表征计算器输出的表征方程式；以及错误位置与错误评价评估器，接收关键方程式解算器输出的错误位置方程式与错误评价方程式，以获得错误位置与错误评价；其中关键方程式解算器以简化的PGZ解码器为基础，且PGZ解码架构由FFA与FFM组成而无须FFI，PGZ解码器包含一多模解码控制器，以获得错误数目使PGZ解码架构可以处理t＝0，1，2，3个错误更正，遂以一多模式PGZ解码器实施关键方程式解算器。具体而言，上述一种基于PGZ演算法的多模式李得-所罗门解码器，用以进行接收资料的不超过t个错误的更正，其中t为正整教，该多模式李得-所罗门解码器包含一表征计算器，以计算接收资料的一表征多项式S(x)；一关键方程式解算器，具有一多模式解码控制器，耦接于该表征计算器，用以由前述表征多项式S(x)解算出一错误位置多项式σ(x)及一错误评价值多项式ω(x)；以及一评估器，耦接于该关键方程式解算器，由该错误位置多项式σ(x)及该错误评价值多项式ω(x)得到一错误样型；其中前述关键方程式解算器以PGZ解码器为基础，且该PGZ解码器的RTL架构包含FFA与FFM而无须FFI；该多模解码控制器由表征多项式S(x)定义一表征矩阵Stxt，并通过该表征矩阵Stxt的行列式值At判断获得该错误数目t，以相应致能一相关解码电路的运作，使该多模式李得-所罗门解码器可以处理多模式的错误更正。根据本专利技术所实施的多模式李得-所罗门解码器及其方法，其有益效果是明显的，本专利技术基于简化的PGZ演算法解算关键方程式，其中关键方程式解算器为一多模式PGZ解码器，包含FFA与FFM，甚至可以无须FFI，且该多模PGZ解码器包含一多模解码控制器，通过行列式At值判断获得错误数目，使其PGZ解码架构可以处理t＝0，1，2，3个错误更正，使本专利技术多模式李得-所罗门解码器在VLSI架构中为低成本且使用较少面积资源，而简化的PGZ演算法亦大幅降低计算复杂度，使关键方程式解算器的运算速度提升。本专利技术基于PGZ演算法的多模式李得-所罗门解码器及其方法以及其诸多优点与特征将从下述详细说明及所附图式中得到进一步的了解。图2为传统PGZ解码架构和利用重复的硬件电路来达到各种错误更正的电路方块图；图3为本专利技术多模式PGZ解码架构利用同一份硬件电路解决各种错误更正的电路方块图；图4为t＝1 PGZ解码架构的RTL硬件架构图；图5为t＝2 PGZ解码架构的RTL硬件架构图；图6为本专利技术简化t＝3 PGZ演算法的RTL硬件架构图；图7为本专利技术简化t＝3 PGZ演算法无须FFI运算的RTL硬件架构图；图8为本专利技术多模解码流程图；图9为本专利技术多模式PGZ解码架构的RTL硬件架构图。首先请参考附图说明图1，显示李得-所罗门解码程序的流程图；一李得-所罗门解码程序主要包含以下程序计算接收多项本文档来自技高网...

【技术保护点】
一种基于ＰＧＺ演算法的多模式李得－所罗门解码方法，其特征是：以简化的ＰＧＺ演算法为基础，在计算接收资料的一表征多项式Ｓ（ｘ）后，由前述表征多项式Ｓ（ｘ）计算出一错误位置多项式σ（ｘ）及一错误评价值多项式ω（ｘ），再得到一错误样型ｅ（ｘ），以进行接收资料的不超过ｔ个错误的更正，其中ｔ为正整数，该李得－所罗门解码方法包含： 从该表征多项式Ｓ（ｘ）定义一表征矩阵Ｓ↓［ｔｘｔ］与一表征向量Ｓ↓［ｔｘｌ］，以解算Ｓ↓［ｔｘｔ］σ↓［ｔｘｌ］＝Ｓ↓［ｔｘｌ］，以及 解算表征矩阵Ｓ↓［ｔｘｌ］的行列式值Ａ↓［ｔ］，用以定义一新的错误位置多项式Φ（Ｘ）及一新的错误评价多项式Ω（Ｘ），分别为Φ（Ｘ）＝Ａ↓［ｔ］σ（ｘ），Ω（Ｘ）＝Ａ↓［ｔ］ω（ｘ），使可直接以加法运算以及乘法运算来解算出错误位置与错误评价值，而无须除法运算。

【技术特征摘要】

【专利技术属性】
技术研发人员：许槐益，汪圣锋，吴安宇，陈鹤文，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]