用于选择测试模式输出通道的测试布置及方法技术

一种用于测试待测电路单元（１０１、１０１ａ～１０１ｎ）的测试布置，具有：测试设备，用于保持待测电路单元；输入／输出通道（ＤＱ０～ＤＱｎ），用于将所述待测电路单元与所述测试设备相连，以及用于与所述待测电路单元交换测试数据；以及测试模式输出通道（１０３、１０３ａ～１０３ｎ），用于输出来自所述待测电路单元的测试结果数据（１０４、１０４ａ～１０４ｎ），其中在所述待测电路单元中设置至少一个转向单元（１０２、１０２ａ～１０２ｎ），用于将所述测试模式输出通道之一与所述输入／输出通道之一相连，从而可以将从所述待测电路单元）输出的所述测试结果信号从所述待测电路单元转向所述输入／输出通道中指定的一个。

【技术实现步骤摘要】

本专利技术大体上涉及一种用于对待测电路单元进行测试的测试布置(test arrangement)，更具体地，涉及一种其中能够选择待测电路单元中的测试模式输出通道(output channel)的测试布置。本专利技术还涉及一种相应的测试方法。本专利技术具体涉及一种用于对待测电路进行测试的测试布置，具有测试设备，用于保持待测电路单元；输入/输出通道(input/outputchannel)，用于将待测电路与测试设备相连，并与待测电路单元交换测试数据；以及测试模式输出通道，用于输出来自待测电路单元的测试结果信号。本专利技术还尤其涉及一种用于测试待测电路单元的测试方法，其中执行以下步骤将待测电路单元插入测试设备；通过输入/输出通道，将待测电路单元与测试设备相连；通过输入/输出通道，与待测电路单元交换测试数据；以及利用测试模式输出通道，输出来自待测电路单元的测试结果信号。
技术介绍
为了提高测试设备中对待测电路单元进行测试的并行程度，当前在电路单元的制造中引入了高级压缩测试模式(ACTM)。在这种情况下，待测电路单元通过其输入/输出通道并联，并被并行启动，以便确保测试期间最优的并行程度。图1示出了用于对待测芯片1、2、…、n进行测试的传统测试布置。作为示例，图1示出了两个待测电路单元，即芯片1和芯片2如何与输入/输出通道DQ0、DQ1、DQ2和DQ3相连。从图1可以看到，待测芯片1、…、n共享所有的输入/输出通道。当使用前述高级压缩测试模式(ACTM)时，问题在于需要通过输入/输出通道DQ0～DQ3输出来自芯片的各个ACTM输出信号。由于两个或多个芯片共享输入/输出通道，如前所述，传统的测试布置遇到了以下问题使用相同的对应连接引脚来输出ACTM输出信号的待测芯片在输入/输出通道DQ0～DQ3之一上重叠输出信号。作为示例，图1示出了待测芯片具有与待测芯片的第一输入/输出通道DQ0相连的ACTM输出通道。因此，存在严重的缺点由于ACTM输出信号必须不重叠在输入/输出通道上，不能提供测试待测芯片的并行程度。具体地，在形成了完整芯片的堆叠芯片的情况下，传统的测试布置具有极大的缺点。为了解决此问题，已经提出在堆叠完整芯片或片夹(magazine)内设置适当的配线，从而防止ACTM输出信号重叠。在这种情况下，将来自多个芯片的输出信号转向不同的测试通道。但是，此传统的程序具有不能在所有情况下改变封装内部配线的缺点，例如，在堆叠芯片(“堆叠元件”)的情况下。因此，传统测试布置和相应的测试方法的缺点在于将ACTM输出信号输出到由多个芯片所使用的输入/输出通道上降低了测试待测芯片的并行程度。
技术实现思路
因此，本专利技术的目的是提出一种测试布置，增加用于测试待测电路单元的并行程度，并减少测试时间。本专利技术通过具有权利要求1所述特征的测试布置来实现此目的。此外，通过权利要求8中所描述的用于测试待测电路单元的方法来实现此目的。此外，在从属权利要求中可以找出对本专利技术的其他限定。本专利技术的基本概念在于对于在测试布置中被插入测试设备中的待测电路单元，包含附加的逻辑电路单元，用于将来自待测电路单元的ACTM输出信号转向待测电路单元中的输入/输出通道中指定的一个。为此目的，本专利技术的测试布置提供至少一个转向单元(diversionunit)，用于将测试模式输出通道之一与输入/输出通道之一相连，从而可以将从待测电路单元输出的测试结果信号从待测电路单元转向输入/输出通道中指定的一个。在这种情况下，测试模式输出通道之一与待测电路单元中的输入/输出通道之一相连。因此，插入在待测电路单元中的附加的逻辑电路单元允许把将要输出的ACTM输出信号转向指定的输入/输出连接引脚(I/O引脚)。因此，本专利技术的一个优势在于，可以减少测试待测电路单元所需的测试时间，由于提高了测试待测电路单元的并行程度。测试待测电路单元的并行程度的提高起因于未将ACTM输出信号重叠在一个特定的输入/输出通道上，而是按照指定的方式转向不同的输入/输出通道或者可以设置在其上的事实。因此，有利地设计本专利技术的测试布置，从而即使是包括不同电路单元并容纳在单一封装内的堆叠完整芯片，也能够有效且以较高并行程度地对其进行测试。本专利技术的用于测试待测电路单元的测试布置实质上具有a)测试设备，用于保持待测电路单元，所述待测电路单元利用其适当的输入/输出连接引脚与所述测试设备进行电连接；b)输入/输出通道，用于将所述待测电路单元与所述测试设备相连，以及用于与所述待测电路单元交换测试数据；以及c)测试模式输出通道，用于输出来自所述待测电路单元的测试结果数据，每个所述待测电路单元具有至少一个转向单元，用于将所述测试模式输出通道之一与所述输入/输出通道之一相连，从而可以将从所述待测电路单元输出的所述测试结果信号从所述待测电路单元转向所述输入/输出通道中指定的一个。此外，本专利技术的用于测试待测电路单元的方法实质上具有以下步骤a)将待测电路单元插入测试设备，并将其与测试设备电连接；b)通过输入/输出通道，将待测电路单元与测试设备相连；c)通过输入/输出通道与待测电路单元交换测试数据； d)利用测试模式输出通道，从待测电路单元输出测试结果信号，此外，至少一个转向单元被用于通过将测试模式输出通道之一与待测电路单元中的输入/输出通道之一相连，将从待测电路单元输出的测试结果信号转向测试模式输出通道中指定的一个。从属权利要求包含对本专利技术各个主题的有利发展和改进。根据本专利技术的一个优选发展，对于所有待测电路单元，并行设置用于将测试设备与待测电路单元相连且用于与待测电路单元交换数据的输入/输出通道。根据本专利技术的另一优选发展，待测电路单元中的转向单元中的每一个还具有至少一个选择单元，用于输出指定要与待测电路单元中的测试模式输出通道相连的输入/输出通道的选择信号，以便将来自待测电路单元的测试结果信号转向所指定的输入/输出通道。根据本专利技术的另一优选发展，待测电路单元中的转向单元中的每一个还具有至少一个连接单元，可以用于将待测电路单元中的测试模式输出通道与根据由选择单元输出的选择信号而指定的输入/输出通道相连。优选地，所述连接单元是解复用单元的形式的，所述解复用单元针对输入/输出通道，对测试模式输出通道上的测试结果信号进行解复用。根据本专利技术的另一优选发展，将待测电路单元中的至少一个选择单元设置为4位寄存器，以便输出选择信号。优选地，于是，可以将ACTM输出信号，即测试结果信号按照可指定的方式转向16个输入/输出通道之一。根据本专利技术的另一优选发展，待测电路单元堆叠在电子芯片，即完整芯片中。根据本专利技术的另一优选发展，利用ACTM(高级压缩测试模式)，对待测电路单元进行测试。除了ACTM测试模式以外，使用插入到待测电路单元中的逻辑电路单元，以便有利地允许对相应测试结果信号的转向。根据本专利技术的另一优选发展，通过利用针对待测电路单元的标识元件的选择性寻址，指定要与待测电路单元中的测试模式输出通道相连的输入/输出通道，以便将来自待测电路单元的测试结果信号转向所指定的输入/输出通道。根据本专利技术的另一优选发展，利用通过选择通道而提供的电路单元选择信号来指定要与待测电路单元中的测试模式输出通道相连的输入/输出通道，以便将来自待测电路单元的测试结果信号转向所指定的输入/输出本文档来自技高网...

【技术保护点】
一种用于测试待测电路单元（１０１、１０１ａ～１０１ｎ）的测试布置，具有：ａ）测试设备，用于保持待测电路单元（１０１、１０１ａ～１０１ｎ）；ｂ）输入／输出通道（ＤＱ０～ＤＱｎ），用于将所述待测电路单元（１０１、１０１ａ～１０１ｎ）与所述测试设备相连，以及用于与所述待测电路单元（１０１、１０１ａ～１０１ｎ）交换测试数据；以及ｃ）测试模式输出通道（１０３、１０３ａ～１０３ｎ），用于输出来自所述待测电路单元（１０１、１０１ａ～１０１ｎ）的测试结果数据（１０４、１０４ａ～１０４ｎ），其中每个所述待测电路单元（１０１、１０１ａ～１０１ｎ）具有：ｄ）至少一个转向单元（１０２、１０２ａ～１０２ｎ），用于将所述测试模式输出通道（１０３、１０３ａ～１０３ｎ）之一与所述输入／输出通道（ＤＱ０～ＤＱｎ）之一相连，从而可以将从所述待测电路单元（１０１、１０１ａ～１０１ｎ）输出的所述测试结果信号（１０４、１０４ａ～１０４ｎ）从所述待测电路单元（１０１、１０１ａ～１０１ｎ）转向所述输入／输出通道（ＤＱ０～ＤＱｎ）中指定的一个。

【技术特征摘要】
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【专利技术属性】
技术研发人员：托马斯芬特斯，比约恩弗拉赫，克劳斯霍夫曼，安德列斯洛吉希，沃尔夫冈鲁夫，马丁施内尔，
申请(专利权)人：印芬龙科技股份有限公司，
类型：发明
国别省市：DE[德国]