一种里德-所罗门译码器关键方程求解电路制造技术

本发明专利技术公开了一种里德－所罗门译码器关键方程求解电路，目的是为了克服现有技术寄存器之间关键路径长，译码器内部工作频率低的不足，包括Ｒ（ｘ）移位寄存器、Ｑ（ｘ）移位寄存器、λ（ｘ）移位寄存器、μ（ｘ）移位寄存器、有限域乘法器、有限域加法器、系数锁存器ａ↓［０］、系数锁存器ｂ↓［０］和系数锁存器ａ↓［１］，其特征在于：还包括流水线寄存器Ｃ和流水线寄存器Ｅ，流水线寄存器Ｃ输入端与有限域加法器Ａ电连接，流水线寄存器Ｃ输出端分别与系数锁存器ａ↓［１］和有限域乘法器Ｃ电连接，流水线寄存器Ｅ输入端与有限域加法器Ｃ电连接，流水线寄存器Ｅ输出端与有限域乘法器Ｇ电连接。由于增加了流水线寄存器，关键路径由“２×Ｔ↓［ｍｕｌｔ］＋２×Ｔ↓［ａｄｄ］”缩短为“Ｔ↓［ｍｕｌｔ］＋Ｔ↓［ａｄｄ］”。其最高内部时钟工作频率为２０４．７９ＭＨｚ，比现有技术的１３３．３３ＭＨｚ提高了５３．６％。

【技术实现步骤摘要】

本专利技术涉及一种里德-所罗门译码器关键方程求解电路。
技术介绍
里德-所罗门码(以下简称RS码)具有很强的纠错能力，既可以纠正随机错误，又可以纠正突发错误，在通信系统和存贮系统中应用广泛。译码算法的计算量是否小、算法结构是否规则、译码差错率是否低、译码器是否简单快速、是否便于硬件实现等等是RS码字选取与硬件实现中的重要衡量指标。在RS码译码时，最重要的一步是求解关键方程以获得错误值多项式和错误位置多项式，它占用资源最多、运算量最大。参照图2。2000年5月Young-Jin Lim和Moon-ho Lee在IEEE/AFCEA主办的Information Systems for Enhanced Public Safety and Security会议上发表了《A MinimizedModified Euclid Architecture》一文(第177～178页)，作者提出了一种最小化的、改进的Euclid算法实现电路，可用作RS码译码中关键方程求解电路。这种结构根据算法的特性对按奇偶次迭代进行了合并，运算单元减少，占用资源下降，但它存在的缺点是寄存器之间有两个有限域乘法器和本文档来自技高网...

【技术保护点】
一种里德－所罗门译码器关键方程求解电路，包括Ｒ（ｘ）移位寄存器、Ｑ（ｘ）移位寄存器、λ（ｘ）移位寄存器、μ（ｘ）移位寄存器、有限域乘法器Ａ、有限域乘法器Ｂ、有限域乘法器Ｃ、有限域乘法器Ｄ、有限域乘法器Ｅ、有限域乘法器Ｆ、有限域乘法器Ｇ、有限域乘法器Ｈ、有限域加法器Ａ、有限域加法器Ｂ、有限域加法器Ｃ、有限域加法器Ｄ、系数锁存器ａ↓［０］、系数锁存器ｂ↓［０］和系数锁存器ａ↓［１］，其特征在于：还包括流水线寄存器Ｃ和流水线寄存器Ｅ，流水线寄存器Ｃ输入端与有限域加法器Ａ电连接，流水线寄存器Ｃ输出端分别与系数锁存器ａ↓［１］和有限域乘法器Ｃ电连接，流水线寄存器Ｅ输入端与有限域加法器Ｃ电连接，流水线寄存...

【技术特征摘要】

【专利技术属性】
技术研发人员：杜兴民，王卫民，马林华，茹乐，向新，
申请(专利权)人：中国人民解放军空军工程大学，
类型：发明
国别省市：87[中国|西安]