解码器制造技术

本发明专利技术涉及多码ＬＤＰＣ（低密度奇偶校验）解码器。可使用硬件来解码多个ＬＤＰＣ编码信号，所述硬件提供用于满足解码多个ＬＤＰＣ编码信号中的每一个的最低要求。在每个ＬＤＰＣ编码矩阵（例如，用于解码每个ＬＤＰＣ编码信号）包括共同数量的非零子矩阵的实施例中，当解码每个ＬＤＰＣ编码信号时，使用不同数量的存储器。解码过程中可使用不同的平行度，其中当解码不同的ＬＤＰＣ编码信号时，可使用不同数量的比特引擎和校验引擎。

【技术实现步骤摘要】

本专利技术涉及通信系统，更具体地说，涉及通信系统内低密度奇偶校验(LowDensity Parity Check，简称LDPC)编码信号的解码技术。
技术介绍
数据通信系统已经持续发展了多年，近年来，采用迭代纠错码的通信系统是研究者们关注的焦点。其中最受关注的是采用LDPC码的通信系统。在同一信噪比情况下，使用迭代码的通信系统的误码率通常低于使用其它编码的通信系统。 该领域的一个持续和主要的发展方向是降低通信系统中的信噪比以达到特定的误码率。理想的目标是尝试研究通信信道中的山农限度(Shannon’slimit)，山农限度可以看作是用在具有特定信噪比的信道中使用的数据传输率，通过该信道可实现无误码传输。换句话说，山农限度是在给定调制和编码率情况下信道容量的理论限度。 LDPC码已被证实在某些情况下可以提供接近山农限度的非常好的解码性能。理论上，某些LDPC解码器被证实可以达到离山农限度0.3分贝的性能。长度为一百万的不规则LDPC码曾达到该性能，它证实了在通信系统中应用LDPC码是非常有希望的。 LDPC编码信号的使用继续被应用于许多新的领域。可采用LDPC编码信号的几种可能的通信系统的例子包括用于高速以太网应用的采用4对双绞线电缆的通信系统(例如依据IEEE 802.3an的10Gbps(吉比特/秒)以太网操作(10GBASE-T))以及无线环境内运行的通信系统(例如在包括IEEE 802.11n新兴标准的IEEE 802.11环境空间内)。 对于这些特殊的通信系统应用领域，非常期望有能够实现接近容量的纠错码。因使用传统的链接码而引入的潜在限制(latency constraints)，妨碍了他们在高数据率通信系统应用领域内的使用。 一般来讲，在采用LDPC码的通信系统环境内，在通信信道的一端有一个具有编码器能力的第一通信设备，在通信信道的另一端有一个具有解码器能力的第二通信设备。多数情况下，这两个通信设备其一或两者都具有编码器和解码器能力(例如在双向通信系统内)。LDPC码还可以应用于各种其它应用中，包括那些采用某种形式的数据存储(例如，硬盘驱动器HDD应用和其它存储设备)的应用，其中数据在写入存储媒介之前被编码，然后数据在从该数据媒介中读出/取出后被解码。 在许多这样的现有通信设备中，设计解码LDPC编码信号的有效设备和/或通信设备的一个最大的困难在于存储和管理在迭代解码过程中(例如，在校验引擎和比特引擎之间来回存储和传递校验边消息和比特边消息时)被更新和使用的所有比特边消息(bit edge message)和校验边消息(check edge message)所需的大面积和存储器。在LDPC码环境中处理相对较大的块尺寸时，处理这些校验边消息和比特边消息所需的存储器要求和存储器管理将是非常难于处理的。因而本
需要并将继续需要有一种更好的手段来解码LDPC编码信号以提取出编码在其内的信息。 此外，当用于解码LDPC编码信号的低密度奇偶校验矩阵H的大小达到预定的某大小时，第一处理模块与第二处理模块(例如，校验引擎和比特引擎)之间的互联性将会显著增加。
技术实现思路
本专利技术涉及的设备和方法在以下的附图说明具体实施方式和权利要求中有进一步的描述。 根据本专利技术的一方面，提供了一种解码器，用于解码LDPC(低密度奇偶校验)编码信号，所述解码器包括 多个存储器； 多个比特引擎，且所述多个比特引擎中的每一个比特引擎都用于连接到所述多个存储器中的至少一个存储器； 多个校验引擎，所述多个校验引擎中的每一个校验引擎都用于连接到所述多个存储器中的至少一个存储器；以及 多个复用器(MUX)，用于 在第一LDPC编码信号的解码处理过程中，选择性地将所述多个比特引擎和所述多个校验引擎连接到所述多个存储器中的第一选定存储器； 以及 在第二LDPC编码信号的解码处理过程中，选择性地将所述多个比特引擎和所述多个校验引擎连接到所述多个存储器中的第二选定存储器；且其中 所述多个存储器包括预定数量的存储器，所述预定数量的存储器用于表示对应多个LDPC编码的多个LDPC矩阵中的多个非零子矩阵； 所述解码器用于解码所述第一LDPC编码信号，所述第一LDPC编码信号对应于所述多个LDPC矩阵的第一LDPC矩阵，从而生成在第一LDPC编码信号内被编码的比特的最佳估计；以及 所述解码器用于解码所述第二LDPC编码信号，所述第二LDPC编码信号对应于所述多个LDPC矩阵的第二LDPC矩阵，从而生成在第二LDPC编码信号内被编码的比特的最佳估计。 优选地，通过彼此叠加对应多个LDPC编码的多个LDPC矩阵中的多个非零子矩阵，确定所述多个存储器内的一部分存储器。 优选地，通过对对应多个LDPC编码的多个LDPC矩阵中的多个非零子矩阵的叠加执行第一贪心(greedy)、深度(depth)搜索，确定所述多个存储器内的一部分存储器。 优选地，通过对对应多个LDPC编码的多个LDPC矩阵中的多个非零子矩阵的叠加执行第一贪心、深度搜索，确定所述多个存储器内的一部分存储器；且 所述第一贪心、深度搜索至少部分考虑列仿射度量(column affinitymatric)，所述列仿射度量表示所述第一LDPC矩阵中的列与所述第一LDPC矩阵中的至少另一列以及所述第二LDPC矩阵中的列的连通性(connectedness)。 优选地，所述通信设备内的多个存储器的布局基于合并模式(mergepattern)，通过至少部分考虑列仿射度量生成所述合并模式，所述列仿射度量表示所述第一LDPC矩阵中的列与所述第一LDPC矩阵中的至少另一列以及所述第二LDPC矩阵中的列的连通性。 优选地，所述多个存储器包括多个合并存储器，所述多个合并存储器中的一个合并存储器对应所述第一LDPC矩阵中的第一非零子矩阵，也对应所述第二LDPC矩阵中的第二非零子矩阵。 优选地，所述多个LDPC矩阵的所述第一LDPC矩阵包括第一多个非零子矩阵； 所述多个LDPC矩阵的所述第二LDPC矩阵包括第二多个非零子矩阵；以及 在所述第一LDPC编码信号的解码过程中，当处理所述第一多个非零子矩阵的第一非零子矩阵时，使用所述多个存储器中的一个存储器；在所述第二LDPC编码信号的解码过程中，当处理所述第二多个非零子矩阵的第一非零子矩阵时，也使用所述多个存储器中的所述一个存储器。 优选地，所述多个LDPC矩阵的所述第一LDPC矩阵包括所述多个非零子矩阵的子集；以及 所述多个LDPC矩阵的所述第二LDPC矩阵包括所述多个非零子矩阵的所述子集和至少一个附加的非零子矩阵。 优选地，在所述第一LDPC编码信号的解码过程中，当使用所述第一LDPC矩阵的第一非零子矩阵时，以及在所述第二LDPC编码信号的解码过程中，当使用所述第二LDPC矩阵的第二非零子矩阵时，使用所述多个存储器中的一个存储器；以及 所述第一LDPC矩阵中的第一非零子矩阵的行和列的位置与所述第二LDPC矩阵中的第二非零子矩阵的行和列的位置相同。 优选地，当解码所述第一LDPC编码信号、使用所述第一LDPC矩阵中的第一非零子矩阵时，以及当解码所述第二LDPC编码信号、使用所述第二LDPC矩本文档来自技高网...

【技术保护点】
一种解码器，用于解码低密度奇偶校验编码信号，其特征在于，所述解码器包括：　多个存储器；　多个比特引擎，且所述多个比特引擎中的每一个比特引擎都用于连接到所述多个存储器中的至少一个存储器；　多个校验引擎，所述多个校验引擎中的每一个校验引擎都用于连接到所述多个存储器中的至少一个存储器；以及　多个复用器，用于：　在第一低密度奇偶校验编码信号的解码处理过程中，选择性地将所述多个比特引擎和所述多个校验引擎连接到所述多个存储器中的第一选定存储器；　以及　在第二低密度奇偶校验编码信号的解码处理过程中，选择性地将所述多个比特引擎和所述多个校验引擎连接到所述多个存储器中的第二选定存储器；且其中：　所述多个存储器包括预定数量的存储器，所述预定数量的存储器用于表示对应多个低密度奇偶校验编码的多个低密度奇偶校验矩阵中的多个非零子矩阵；　所述解码器用于解码所述第一低密度奇偶校验编码信号，所述第一低密度奇偶校验编码信号对应于所述多个低密度奇偶校验矩阵的第一低密度奇偶校验矩阵，从而生成在第一低密度奇偶校验编码信号内被编码的比特的最佳估计；以及　所述解码器用于解码所述第二低密度奇偶校验编码信号，所述第二低密度奇偶校验编码信号对应于所述多个低密度奇偶校验矩阵的第二低密度奇偶校验矩阵，从而生成在第二低密度奇偶校验编码信号内被编码的比特的最佳估计。...

【技术特征摘要】
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【专利技术属性】
技术研发人员：安德鲁布兰克斯拜，阿尔文莱林，
申请(专利权)人：美国博通公司，
类型：发明
国别省市：US[美国]