具有抖动整形能力的数控振荡器制造技术

一种产生输出时钟的数控振荡器（ＤＣＯ），其包括用来将在输出时钟上的低频数字抖动移动到较高频率抖动的抖动整形模块。

【技术实现步骤摘要】

本专利技术涉及信号处理领域，更具体地涉及用于产生时钟信号的数控振荡器(DCO)。
技术介绍
在处理混合的模拟和数字信号中，作为混合信号电路的一部分，对于模拟电路良好性能的最重要的因素之一是在感兴趣的模拟电路的带宽中的抖动量。抖动本身表现为在时钟脉冲间的间隔中不需要的变化。这个因素在电路的模拟部分使用数字时钟用于其采样或过采样时钟的情况中尤其重要(例如，模拟至数字转换器(ADC)和数字至模拟转换器(DAC))。在数字时代，趋势是尽可能地使用数字电路，越来越多的使用数字时钟合成器(即，DCO)来产生用于不同模拟电路的采样时钟。DCO产生的时钟在从DC直至时钟载波频率一半的范围具有均匀分布的抖动。由于这个带宽总是包括感兴趣的多数混合信号电路的范围，因此需要能将数字抖动移入所感兴趣范围之外的高频区域的电路，从而不影响电路的性能。在以前例如ADC和DAC转换器的实现中，来自晶体振荡器的清除时钟(clean clock)被用作采样时钟。当网络时钟、或来自诸如DCO等数字源的时钟必须被用作采样时钟时，DCO输出时钟在被使用之前首先使用模拟锁相环(APLL)进行滤波。美国专利No.6396313描述了一种抖动整形(jitter shaping)电路。该抖动整形器具有随阶数(order)以每阶2个主时钟周期而增加的峰值到峰值的抖动。
技术实现思路
本专利技术提供了具有将在其输出时钟上的低频数字抖动移动到较高频率抖动的能力的数控振荡器(DCO)。本专利技术的实施例允许在具有全数字电路的混合信号电路的所感兴趣的带宽内的采样时钟抖动的降低，其相比于具有由APLL所跟随的DCO的等效电路在尺寸上较小并消耗较小的功率。除了在尺寸和功耗上的优点，本专利技术的实施例由于APLL在低频区域具有抖动增益的缘故，而在所感兴趣的带宽上取得了较好的抖动抑制的结果。本专利技术允许混合信号电路较好地执行去除需要从要被处理的信号中去除的其他类型的噪声。因此，本专利技术提供了一种用于产生输出时钟的数控振荡器(DCO)，包括溢出计数器，其用于产生由时钟频率信号所确定的输出信号；频率控制加法器，其响应频率控制输入值来确定所述输出时钟的频率；DCO累加器，其用于累加所述频率控制加法器的输出并产生用于所述溢出计数器的使能信号(enable signal)，所述DCO累加器还输出具有所述使能信号的余数值(remainder value)；和抖动整形电路，其将在输出时钟上的低频数字抖动移动到较高频率的抖动，所述抖动整形电路包括抖动整形累加器，其用于累加在边缘布置中的误差；时钟推进电路(clock advancement circuit)，其每当存在抖动整形累加器的溢出时就推进从溢出计数器来的输出信号；和误差分辨电路，其在发生所述输出信号的边缘布置中的调整时通常将给所述抖动整形累加器的输入设定为余数值或在所述余数值和所述频率值之间的差。本专利技术可以在混合信号电路中使用以产生电路的模拟部分所必须的时钟，还可以在数字电路中使用以产生能够由外部模拟或混合信号设备所使用的时钟。DCO的功能可以将其表示为累加器而简化，其在输入上具有固定的数值，并通过高频主时钟运行。取决于输入值，累加器在特定数量的主时钟周期后溢出。该溢出位可以用作用于主时钟的选通信号以产生输出时钟(逻辑AND函数)，其平均起来具有所需的时钟频率。给累加器的输入值与所需时钟频率成比例。在输出时钟和理想时钟间的相位差与在溢出时的累加器值(即余数)成比例。当在溢出时余数值为零的时候，输出时钟的边缘是与理想时钟边缘对齐的相位。余数的最大值表示在输出时钟边缘位置中最大的相位误差。在溢出点的累加器中的每个差值还表示输出时钟抖动的振幅。由于累加器在溢出时可以具有任何可能的值，因此输出时钟抖动的振幅可以是在零和一个主时钟周期间的任何值。当输出时钟频率与主时钟频率不具有公分母时，所有的抖动分量将以相等的概率随机分布；因此输出时钟的抖动将均匀分布。本专利技术基于使用DCO累加器的余数来改变输出时钟的位置，以便为低频变化而执行附加的时钟边缘的重新分配，从而将低频抖动移动到高频抖动。表示在输出时钟边缘布置中的误差的DCO累加器余数值是额外累加的。使用额外的余数累加器的溢出值来确定边缘重新分配是否必要。当发生溢出时，通过改变余数累加器的输入值而将溢出信号用作给余数累加器的反馈信号。本专利技术比在美国专利No.6396313中所描述的整形器更有效，这是因为无论抖动整形的阶数如何(抖动整形器在从DCO来的一个主时钟的总地均匀分布的频率之上，最大化地产生高频抖动的主时钟周期的峰值到峰值)，在一个实施例中所产生的最大的峰值到峰值的抖动都是2个主时钟周期。在现有技术的抖动整形器中，峰值到峰值的抖动随阶数以每阶2个主时钟周期而增加。本专利技术的抖动整形器在增加阶数时仅增加高频分量，它从不将输出时钟推进多于一个主时钟周期。附图说明现将仅通过实例的方式参考以下附图更详细地描述本专利技术，其中图1是根据优选实施例的DCO电路的顶层结构图；和图2是图1的抖动整形模块的结构图。具体实施例方式降噪电路包括三个主要的块，即，数控振荡器(DCO)、噪声活动检测器和波谱增益评估器。DCO概述如图1所示，根据本专利技术的实施例的DCO包括频率控制加法器10、DCO累加器11、溢出计数器12和第一阶或较高阶的抖动整形模块13。用于DCO的所有静态控制信号都通过控制总线14从外部寄存器(未示出)而来。除了静态控制信号外，还存在用于DCO中心频率控制的附加控制总线15反馈频率控制总线(“fbk_freq_ctrl”)。通过使用反馈频率控制总线15，DCO可以是将其输出时钟锁定到输入参考时钟的数字锁相环(DPLL)的一部分。反馈频率控制通常从相位检测器而来。它的值(2的二进制补码)与在DCO输出时钟和输入参考时钟间的相位差成比例，以便DCO中心频率向着降低相位差而调整。静态控制信号为自由运行控制信号16(“freerun”)，其确定DCO输出时钟(“clk_out”)17是否被锁定到输入参考信号(由“fbk_freq_ctrl”控制总线15表示)，或者它是否自由运行(基于本地频率振荡器)。中心频率数(CFN)18，其为表示所需的DCO中心频率的2的二进制补码，且在溢出计数器中对其进行二进制除法(binary divided)以得到所要求的输出时钟频率。输出时钟频率控制(“clk_freq”)19，其为选择所需输出时钟频率的控制字。抖动整形使能信号(“on/off”)，其用于打开或关闭抖动整形。可以基于主时钟频率(“mclk”)，通过使用如下的方程式，将适当的CFN值编程到控制寄存器中的一个，来选择DCO中心频率，即可以被二进制除到所需输出时钟频率的最高DCO频率fDCO=CFN+fbk_freq_ctrl2DCO_ACC_WIDTH*fmclk]]>其中，fDCO表示DCO的中心频率，DCO_ACC_WIDTH表示DCO累加器的宽度，fmclk表示主时钟频率。在DCO自由运行模式中，当“fbk_freq_ctrl”值为零时，DCO中心频率与主时钟频率成比例。在频率控制加法器中，反馈频率控制字(“fbk_freq_ctrl”)被加到DCO中心频率数(“dco_cfn”)。得到的总线“频率(frequ本文档来自技高网...

【技术保护点】
一种用来产生输出时钟的数控振荡器（ＤＣＯ），包括：　　　　溢出计数器，用来产生由时钟频率信号确定的输出信号；　　　　频率控制加法器，响应频率控制输入值来确定所述输出时钟的频率；　　　　ＤＣＯ累加器，用来累加所述频率控制加法器的输出并产生用于所述溢出计数器的使能信号，所述ＤＣＯ累加器还输出具有所述使能信号的余数值；和　　　　抖动整形电路，用来将在输出时钟上的低频数字抖动移动到较高频率的抖动中，所述抖动整形电路包括：　　　　抖动整形累加器，用来累加在边缘布置中的误差；　　　　时钟推进电路，用来每当存在所述抖动整形累加器的溢出时推进从所述溢出计数器来的输出信号；和　　　　误差分辨电路，其通常用来当发生在所述输出信号的边缘布置中的调整时将对所述抖动整形累加器的输入设定为所述余数值或在所述余数值和所述频率值间的差。

【技术特征摘要】
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【专利技术属性】
技术研发人员：克尔斯特米特里克，斯洛博丹米利耶维奇，
申请(专利权)人：赞林克半导体公司，
类型：发明
国别省市：CA[加拿大]