受控延迟线与其稳压补偿电路制造技术

本发明专利技术涉及一种可控延迟线与其稳压补偿电路。该可控延迟线包括：抗抖动单元，受控电流源，第一电流镜，第二电流镜，稳压电容，补偿电容，以及输出缓冲单元。该抗抖动单元接收第一偏压而产生第二偏压。当电压源有变化时，该第二偏压随之改变。该稳压电容用于降低该电压源与该第一电流源的节点电压间的电压变化。该补偿电容降低该输出缓冲单元的一输入讯号的转态对该节点电压所造成的影响，以降低该输出缓冲单元的输出讯号的抖动变化量。

【技术实现步骤摘要】

本专利技术是有关于一种受控延迟线与其稳压补偿电路。 背景抹术延迟线(delay line)可应用锁相回路(PLL)，延迟回路(DLL)或时间间隔 测量等应用中。此外，延迟线亦可应用于锁相回路与延迟回路的抖动测量中。但现有的可控延迟线设计，易受到电源源变动的影响，设计成本高，操 作速度受限，且其最大延迟量也受限。故而，较好能有一种可控延迟线，其可减少电源电压变动所带来的影 响，增加操作速度与最大延迟量。
技术实现思路
有鉴于此，本专利技术的观点之一就是在提供一种可控延迟线，其可减少电 压源变动对偏压源的影响。本专利技术的再一观点是提供一种可控延迟线，其可减少电压源变动对输 出讯号的抖动的影响。本专利技术的又一观点是提供一种可控延迟线，其可增加操作速度与最大 延迟量。基于上述及其他观点，本专利技术提出一种可控延迟线，包括:一抗抖动单 元、 一受控电流源、 一第一电流镜、 一第二电流镜、 一输出緩冲单元、以 及一补偿电容。该抗抖动单元接收一第一偏压源而产生一第二偏压源。当 一电压源有变化时，该抗抖动单元使得该第二偏压源随之改变。该输出緩 冲单元耦接于该第一电流镜与该第二电流镜。该输出緩冲单元具有多级緩 冲单元。该补偿电容耦接于该第一电流镜与该输出緩冲单元的一输入级緩 沖单元之间。此外，本专利技术亦提出一种稳压补偿电路，适用于一可控延迟线，该可 控延迟线包括一第 一电流源与 一输出緩沖单元。该稳压补偿电路包括一稳 压电容以及一补偿电容。该稳压电容用于降低一 电压源与 一 第 一 电流源的 一节点电压间的电压变化。该补偿电容耦接于该第一电流源的该节点电压 与该输出緩冲单元之间。当该输出緩沖单元的一输入讯号转态时，该补偿 电容降低该转态对该节点电压所造成的影响，以降低该输出緩冲单元的一 输出讯号的 一抖动变化量。为让本专利技术的上述和其他目的、特征和优点能更明显易懂，下文特举 本专利技术的较佳实施例，并配合所附图式，作详细说明如下。附围说明图l显示根据本专利技术一实施例的可控延迟线的电路示意图。图2显示抗抖动单元的设计原理与其等效电路。图3显示本实施例如何增加最大延迟量和最大可操作频率。图4显示补偿电容C。c与稳压电容CDP的效果示意图。图5显示本实施例的模拟结果。11:抗抖动单元12:受控电流源13、14:电流镜15:输出緩沖单元稳压电容Cdc:补偿电容TDJ:传输闸Cdj:电容M11~M19、 M21~M22、 M31 M32、 M41 M48、 MP3、 MN3:电晶体 Req:等效电阻具体实施方式为了使本专利技术的内容更为明了 ，以下特举实施例作为本专利技术确实能够 寸居以实施的范例。在本专利技术中，利用抗抖动(anti-jitter)单元以增加电路的可靠度与降 低抖动变化量。另外，补偿电容可降低输出信号的抖动量；稳压电容可降 低电路内部的电压变化。附图说明图1显示根据本专利技术一实施例的可控延迟线的电路示意图。如图1所 示，本实施例的可控延迟线包括抗抖动单元11，受控电流源12，电流镜 13与14，穗压电容C。p，补偿电容CV，以及输出緩冲单元15。抗抖动单元11包括传输闸T。与电容C。。当电压源VDD有变化时(比如 ±10°/。的变化)，抗抖动单元11可使得偏压源Vrpl也跟着改变，如此增加 电路的可靠度和降低抖动变化量。另一偏压源Vrp可能由能带隙(bandpag) 参考电路或数位类比转换电路(DAC)所产生。抗抖动单元11的详细操作与 原理将于参考图2时详细解说。电容Cw可为MOS电容。传输闸T。j可根据时脉信号CLK的状态而决定其内部的PM0S电晶体(未 示出)与NM0S电晶体(未示出)的导通状态。偏压源Vrpl的值有关于电压源 VDD与偏压源Vrp。受控电流源12包括电晶体Mll ~M19。电晶体M11-M19的端点的连接 关系可由图l明白，于此可不赘述。此外，控制信号D1-D4分别输入至电 晶体M12、 M14、 M16与M18的闸极。控制信号Dl ~ D4可用于控制此延迟线的延迟量。电流镜13包括电晶体M21 ~M22。电晶体M21 M22的端点的连接关系 可由图l明白，于此可不赘述。请注意，电晶体M"被推至输出緩冲单元l5 的第2级，而非其输入级。电流镜14包括电晶体M31 ~M32。电晶体M31 M32的端点的连接关系 可由图1明白，于此可不赘述。稳压电容C。p可用于降低电压源VDD与E点电压Vrp2之间的电压变化。 稳压电容Cw的连接关系可由图1明白，在此可不赘述。补偿电容Cw;可用于降低输入信号In对E点电压Vrp2所造成的影响， 以降低输出讯号Out的抖动变化量。补偿电容Coc的连接关系可由图1明白， 于此可不赘述。电容CtK:可为MOS电容。输出緩沖单元15包括电晶体M41 ~M48，其中成对的电晶体乃构成一个 反相器。也就是说，输出緩冲单元15包含复数个串接的反相器。电晶体M41-M48的端点的连接关系可由图1明白，于此可不赘述。请参考图2以了解抗抖动单元的设计原理与其等效电路。考量到漏电流 和电晶体的Vgs压降最好能固定，当本实施例的可控延迟线启动时，传输闸Tw 内部的PM0S电晶体和画0S电晶体将同时导通，以将正确的Vrp值导入。当 可控延迟线开始正常工作后，NMOS电晶体被关掉，PMOS电晶体仍然导通。当 NMOS电晶体关掉时，其等效才莫型可看成一个大电阻Req;而PM0S电晶体的尺 寸经过适当调整,使其导通时的等效电阻不至于太小。通过此等效大电阻Req, 偏压源Vrp可藉由漏电流耦合到偏压源Vrpl，解决电晶体Mll、 M13、 M15、 M17与M19的闸极端漏电流导致电压Vrpl的准位失真的问题。为了解决传输闸Tw和电容C。j之间漏电流而影响电压Vrpl的准位，设计上需针对传输闸Tnj和电容C。;的元件尺寸大小作适当的调整。请参考图3以了解本实施例如何增加电路的最大延迟量和最大可操作 频率。在习知技术， 一般会包括另一对的PM0S电晶体MP3与NM0S电晶体 MN3(由图3的虚线所表示)。如果控制此NMOS电晶体MN3和此PM0S电晶体 MP3的闸极电压，从输出讯号Out端可看出输入讯号In的上升缘和下降缘 的变化。由于此颗NMOS电晶体MN3的存在，输出讯号的下降缘被固定住， 因此限制了电路的最大延迟量值和最大可操作频率。在本实施例中，由于可控延迟线只需考量上升缘的变化，因此将该NMOS 电晶体MN3除去，以降低晶片面积。在本实施例中，将电晶体M41尺寸缩小，此时输出讯号的下降缘可进一步的向后延伸。如此一来，可增加电路的 最大延迟量值和最大可操作频率。比如，最大可操作频率通由2. 5GHz增加 至2. 778GHz，约增加11. 1%。此外，在习知技术中，PMOS电晶体MP3原本接于输出緩冲单元15的第5一级。但在本实施例中，将相类似功能的PM0S电晶体M22耦接至緩沖单元 15的第二级。如此可更进一步增加调整效果。图4为解释补偿电容CDC与稳压电容CDP的效果示意图。如果没有补偿电 容C。e时，当输入讯号In(B点)由逻辑低转态成逻辑高，C点的电位会随之 由逻辑高转态成逻辑低。此时电晶体M22Mp的闸极电压(E点)会不稳定，进 而增加输出讯号Out的抖动变化量。为此，在本实施例中，在节点B和节点本文档来自技高网...

【技术保护点】
一种可控延迟线，其特征在于其包括：　　　　一抗抖动单元，该抗抖动单元接收一第一偏压源而产生一第二偏压源，当一电压源有变化时，该抗抖动单元使得该第二偏压源随之改变；　　　　一受控电流源，耦接于该第二偏压源与该抗抖动单元；　　　　一第一电流镜，耦接于该受控电流源；　　　　一第二电流镜，耦接于该第一电流镜与该受控电流源；　　　　一输出缓冲单元，耦接于该第一电流镜与该第二电流镜，该输出缓冲单元具有多级缓冲单元；以及　　　　一第一电容，耦接于该第一电流镜与该输出缓冲单元的一输入级缓冲单元之间。

【技术特征摘要】

【专利技术属性】
技术研发人员：张家玮，张永嘉，
申请(专利权)人：智原科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]