本发明专利技术是关于一种基于数字延迟线的频率合成器及相关方法，所述的频率合成器包含周期控制字元产生器、积分三角调变器、及延迟线单元，周期控制字产生器用以产生周期控制字，积分三角调变器用以根据周期控制字产生相位选择信号，延迟线单元用以根据相位选择信号产生输出时钟脉冲；积分三角调变器根据基底数值执行进位处理，基底数值为可调整，并可经由延迟线单元所执行的校正程序而决定；另提出一种补偿频率合成器的温度变化的方法，此方法根据参考时钟脉冲的周期与延迟线单元的最小延迟时间的关系，以决定积分三角调变器执行进位程序所需的基底数值。
【技术实现步骤摘要】
本专利技术是关于一种频率合成器及相关方法，尤指一种基于数字延迟线的 频率合成器及相关方法，用以提供全数字式的高稳定频率合成处理。
技术介绍
为了适应现代多媒体娱乐系统的快速发展，所以大量密集的技术研发已相继投入设计高效能的频率合成器(Fr叫uency Synthesizer),用来提高其解析 度、频宽、及切换速度以满足高效能需求。在传统的技术中，通常利用模拟 锁相回路(Analog Phase-Locked Loop)以设计出满足所需效能的频率合成器。但 当对频率合成器的切换速度及解析度的要求越来越高时，除非使用非常复杂 的电路设计，否则利用传统模拟锁相回路技术无法设计出符合所需的频率合 成器。 一般而言，由亍数字信号对噪声的耐受度较模拟信号高，而且数字电 路的工作效能受元件老化及温度变化的影响较模拟电路低，所以在现代电子 装置的信号处理中，趋向于使用全数字式的信号处理模式，用以提高信号处 理的噪声耐受度及装置的耐用度。此外，全数字式的电路系统可以使用低供 应电压，譬如1.2伏特的供应电压，用以降低功率消耗。另外，全数字式的电 路系统可以利用电阻晶体管逻辑(Resistor-Transistor Logic)设计技术达成，所 以可提高生产良品率。
技术实现思路
依据本专利技术的实施例，其揭露一种基于数字延迟线的频率合成器，包含 一积分三角调变器及一延迟线单元。积分三角调变器用以接收一周期控制字， 并根据周期控制字产生一相位选择信号。延迟线单元用以根据相位选择信号产生一输出时钟脉冲。其中积分三角调变器根据一基底数值执行一进位程序， 此基底数值为可调整，并可由延迟线单元所执行的一校正程序而决定。依据本专利技术的实施例，另揭露一种基于数字延迟线的频率合成器，包含 一积分三角调变器及一延迟线单元。积分三角铜变器用以接收一周期控制字， 并根据周期控制字产生一相位选择信号。延迟线单元用以根据相位选择信号 产生一输出时钟脉冲。其中周期控制字可被调整以补偿因温度变化所导致延 迟线单元的延迟时间变化。依据本专利技术的实施例，其另揭露一种补偿一频率合成器的温度变化的方 法。此方法包含下述步骤，先取得一参考时钟脉冲的一周期与一延迟线单元 的最小延迟时间的一关系，再根据所述的关系以决定一进位程序的一基底数 值，所述的进位程序由所述的频率合成器的一积分三角调变器所执行。依据本专利技术的实施例，其另揭露一种补偿一频率合成器的温度变化的方 法。此方法包含下述步骤，先取得一参考时钟脉冲的一周期与一延迟线单元 的最小延迟时间的一关系，再根据所述的关系以决定一周期控制字，所述的 周期控制字被馈入至所述的频率合成器的一积分三角调变器。附图说明图1显示依本专利技术实施例的一频率合成器的结构示意图。 图2为依本专利技术实施例的一频率合成器的结构示意图。 图3为依本专利技术实施例的延迟线单元的内部结构示意图。图4为图3的数字延迟线的内部结构示意图。图5为应用本专利技术频率合成器以设计全数字工作周期校正电路的第一辅 助电路的方块示意图。图6为图5的第一触变电路的内部电路示意图。图7为应用本专利技术频率合成器设计的全数字工作周期校正电路的工作相 关信号时序图，其中横轴为时间轴。图8为应用本专利技术频率合成器以设计全数字倍频电路的第二辅助电路的 方块示意图。图9为图8的第二触变电路的内部电路示意图。图10为应用本专利技术频率合成器设计的全数字倍频电路的工作相关信号时序图，其中横轴为时间轴。 附图标号100、200频率合成器110、210周期控制字产生器120、220、236加法器130、232累加器140信号产生器150延迟锁定回路160多工器170模拟锁相回路233积分三角调变器235量化器2371/Z元件240信号值设定元件250延迟线单元351数字延迟线352延迟单元353内定延迟线354相位检测单元410开关控制单元500第一辅助电路510、 810第一升缘检测器520、 820第二升缘检测器530第一触变电路610、 910触变T型正反器6202输入或门630、 930第一2输入与门640、 940第二2输入与门800第二辅助电路830第三升缘检测器840第四升缘检测器850第二触变电路9204输入或门950第三2输入与门960第四2输入与门Buf。 - Bd缓冲器Ci - C2、电容CA进位信号CLKo第一辅助时钟脉冲第二辅助时钟脉冲CLK90第三辅助时钟脉冲CLK270第四辅助时钟脉冲CI^Kref参考时钟脉冲CLKdiv第一时钟脉冲CLK2nd第二时钟脉冲CLK3rd第三时钟脉冲CXK4th第四时钟脉冲CLK5th第五时钟脉冲CLKout输出时钟脉冲CLKtwf第二输出时钟脉冲PCW周期控制字s相位选择信号Sacc累加值信号SC第二控制信号SD差值信号Sm第一控制信号Smc控制信号Stl第一触发信号St2第二触发信号St3第三触发信号St4第四触发信号SW! - SW2、开关vDD供应电压vref参考电压具体实施方式为让本专利技术更显而易懂，下文特举频率合成器的实施例配合所附图式作 详细说明，但所提供的实施例并不用以限制本专利技术所涵盖的范围。请参考图1，图1显示一频率合成器100的结构示意图。频率合成器100 包含一周期控制字(Period Control Word)产生器110、 一加法器(Adder)120、一 累加器(Accumulator)130、 一信号产生器140、 一延迟锁定回路(Delay Locked Loop)150、 一多工器(Multiplexer)160、及一模拟锁相回路170。加法器120包 含一第一输入端及一第二输入端，其中第一输入端耦合于周期控制字产生器110，第二输入端耦合于信号产生器140。信号产生器140用以产生一控制信 号Smc，馈入至加法器120的第二输入端。周期控制字产生器110用以产生一周期控制字PCW，馈入至加法器120 的第一输入端。加法器120执行周期控制字PCW与控制信号Smc的加成处 理，用以产生一差值信号SD。累加器130从加法器120接收差值信号SD， 并将差值信号SD累加至一累加值信号Sacc(假设累加值信号Sacc为一 K位信 号，其中K为一正整数)，也就是说，执行累加值信号Sacc的累加处理，同 时产生一进位信号CA。 一般而言，当有进位发生时，进位信号CA会从逻辑 "O"切换至逻辑"1"。不过累加器130可被设计以执行N位信号的进位处理， 其中N为不大于K的一正整数，换句话说，对于K位累加值信号Sacc的信 号进位处理，如同处理一N位累加值信号Sacc。信号产生器140提供控制信号Smc至加法器120，用以根据累加器130 所产生的进位信号CA执行一进位重置程序，其中控制信号Smc为对应于N 位信号的基底进位数值2W的一负数。举例而言，当进位信号CA从逻辑"0" 切换至逻辑"r时，信号产生器140会馈入数值为-2W的控制信号Smc至加法 器120，而当进位信号CA保持在逻辑"0"时，信号产生器140会馈入数值为 零的控制信号Smc至加法器120。延迟锁定回路150接收具有预设频率fref的一参考时钟脉冲CLKref，并 根据参考时钟脉冲CLKref产生复数个具有相同频率但不同相位的时钟脉冲 CKo，CK,…C本文档来自技高网...
【技术保护点】
一种基于数字延迟线的频率合成器，其特征在于，所述的频率合成器包含： 一积分三角调变器，用以接收一周期控制字，并根据所述的周期控制字产生一相位选择信号；以及 一延迟线单元，用以根据所述的相位选择信号产生一输出时钟脉冲； 其中所述的积分三角调变器根据一基底数值执行一进位程序，所述的基底数值为可调整，所述的基底数值可由所述的延迟线单元所执行的一校正程序而决定。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：汪炳颖，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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