【技术实现步骤摘要】
本专利技术涉及使用PPL生成多相时钟信号的时钟生成电路、串/并转换器、并/串转换器及半导体装置。
技术介绍
一般，在使用低电压差动信号(LVDS)的发射机和接收机之间，有将数据和时钟信号分别传送的情况。这时，时钟信号的上升沿必须与数据变化一致。因此，特别在接收机中，要求生成时钟信号，使数据信号和时钟信号的时序一致。图10是表示一般的发射机和接收机的方框图。图11示出从发射机71传送到接收机72的发送时钟和串行数据。图11所示的串行数据例如包含7位在发送时钟的一周期内传送的数据。即，因串行数据的传送速率是发送时钟频率的7倍，所以，若发送时钟频率为65MHz，则串行数据的传送速率是455Mbps。首先，说明发射机71的动作。输入到发射机71的时钟信号在PLL时钟77处进行7倍频。输入到发射机71的并行数据在并/串变换器模块79中根据该7倍频的采样时钟信号变换成图11所示的串行数据，从LVDS输出单元73作为LVDS信号发送给接收机72。从LVDS输出单元74输出图11所示的发送时钟信号。该发送时钟信号最好是将已7倍频的采样时钟信号7分频的信号，但也可以把输入的时钟...
【技术保护点】
一种时钟生成电路，根据输入时钟信号产生多相输出时钟信号，其特征在于具有： 用于产生其频率根据控制电压而变化的输出信号的压控振荡器； 用于将上述输入时钟信号的相位与上述压控振荡器的上述输出信号的相位进行比较并检测该相位差的相位比较器； 生成与利用上述相位比较器检测出的上述相位差对应的上述控制电压的控制电压生成电路； 通过根据上述控制电压使上述输入时钟信号延迟从而产生上述多相输出时钟信号的可变延迟电路。
【技术特征摘要】
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