具有改进的漏极接近区域的III族氮化物晶体管制造技术

本发明专利技术描述了用于修改III族氮化物半导体晶体管的栅电极和漏电极之间的自由电子密度的结构和技术。电子密度降低区域(EDR区域)安置在晶体管结构的栅极和漏极之间。在某些实施方案中，使用沟槽来产生EDR区域。在其它实施方案中，通过将减少沟道层中的自由电子的物质植入到区域来产生EDR区域。在另一实施方案中，通过在势垒层上形成盖层来产生EDR区域，其中盖层减少了盖层下方沟道中的自由电子。在另一实施方案中，可在EDR区域中形成盖层，并且可在EDR区域外产生掺杂区域，其中杂质充当电子供体。体。体。

Group III nitride transistor with improved drain proximity region

【技术实现步骤摘要】
【国外来华专利技术】具有改进的漏极接近区域的III族氮化物晶体管
[0001]相关申请的交叉参考
[0002]本申请要求于2019年12月3日提交的序列号为62/943204的美国临时专利申请的优先权，其公开内容全部并入本文。
专利

[0003]本专利技术的实施方案涉及晶体管结构以及用于形成这些晶体管结构的方法。
[0004]专利技术背景
[0005]与由硅制成的常规电力装置相比，III族氮化物(III
‑
N)半导体具有优异的电子特性，其使得能够制造用于各种应用的现代电力电子器件和结构。硅的有限临界电场和相对高的电阻使得目前可用的商用电力装置、电路和系统在工作频率方面受到限制。另一方面，更高的临界电场和更高的电子密度以及III
‑
N材料的迁移率允许实现改进的功率晶体管的高电流、高电压、高功率和/或高频性能。这些属性对于先进的运输系统、高效发电和转换系统以及能源输送网络来说是非常理想的。这种系统依赖于有效的功率转换器来修改电压，并且使用能够阻挡大电压和/或承载大电流的功率晶体管。例如，将具有超过500V的阻断电压的功率晶体管用于混合动力车辆中，以使来自电池的DC电力转换为AC电力。功率晶体管的一些其它示例性应用包括电源、汽车电子器件、自动化工厂设备、马达控制、牵引马达驱动、高压直流(HVDC)电子器件、灯镇流器、电信电路以及显示驱动器。
[0006]常规的III族氮化物半导体晶体管在栅电极和漏电极之间的接近区域中具有均匀的电子密度。
[0007]如果有一种在栅电极和漏电极之间具有不均匀的电子密度的晶体管结构，那么这将是有益的。进一步地，如果不均匀的电子密度分布可用于形成电场，那么这将是有利的。

技术实现思路

[0008]本专利技术描述了用于修改III族氮化物半导体晶体管的栅电极和漏极触点之间的自由电子密度的结构和技术。电子密度降低区域(EDR区域)安置在晶体管结构的栅电极和漏极触点之间。在某些实施方案中，使用沟槽来产生EDR区域。在其它实施方案中，通过将减少沟道层中自由电子的物质植入到区域来产生EDR区域。在另一实施方案中，通过在势垒层上形成盖层来产生EDR区域，其中盖层减少了盖层下面沟道中的自由电子。在另一实施方案中，可在EDR区域中形成盖层，并且可在EDR区域外产生掺杂区域，其中杂质充当电子供体。在一些实施方案中，场板可安置在EDR区域上，并且可与EDR区域连接或分离。
[0009]根据一个实施方案，公开了一种用于III族氮化物(III
‑
N)半导体装置的半导体结构。该半导体结构包括沟道层；势垒层，其中电子形成在沟道层和势垒层之间的界面处；源极触点和漏极触点，其安置在与势垒层接触的欧姆凹槽中；栅电极，其安置在源极触点和漏极触点之间，其中漏极触点和栅电极之间的区域包括漏极接近区域；以及一个或多个电子密度降低区域，其安置在漏极接近区域中，其中与漏极接近区域的其它部分相比，电子密度降低区域中的电子密度是降低的。在某些实施方案中，每个电子密度降低区域均具有长度
(La)和宽度(Wa)，并且以分离距离(Wb)与相邻的电子降低区域分离，其中分离距离(Wb)随着从栅电极到漏极触点移动而改变。在一些实施方案中，电子密度降低区域包括沟槽，其中沟槽的深度小于、等于或大于势垒层的厚度。在某些实施方案中，电子密度降低区域包括势垒层中的植入区域，其中植入区域的深度小于、等于或大于势垒层的厚度。在一些实施方案中，植入区域被植入氮、氩、氟或镁。在一些实施方案中，电子密度降低区域包括安置在势垒层上的盖层，并且其中盖层并不安置在漏极接近区域的其它部分中的势垒层上，并且盖层包括掺镁III族氮化物半导体。在某些实施方案中，该半导体结构进一步包括安置在漏极接近区域中的整个势垒层上的盖层，并且其中杂质被引入安置在漏极接近区域的其它部分中的盖层中以形成掺杂区域，并且其中杂质未被引入电子密度降低区域中的盖层中。在一些实施方案中，盖层包括掺镁III族氮化物半导体，而杂质包括硅、氧或氢。
[0010]根据另一实施方案，公开了一种用于III族氮化物(III
‑
N)半导体装置的半导体结构。该半导体结构包括沟道层；势垒层，其中电子形成在沟道层和势垒层之间的界面处；源极触点和漏极触点，其安置在与势垒层接触的欧姆凹槽中；栅电极，其安置在源极触点和漏极触点之间，其中漏极触点和栅电极之间的区域包括漏极接近区域；一个或多个电子密度降低区域，其安置在漏极接近区域中，其中与漏极接近区域的其它部分相比，电子密度降低区域中的电子密度是降低的，并且其中包括掺镁III族氮化物半导体的盖层安置在电子密度降低区域中，而并不安置在漏极接近区域的其它部分中；以及场板，其安置在电子密度降低区域的至少一部分的上方，并且其中场板的部分通过电介质层与电子密度降低区域分离。在一些实施方案中，场板的漏极侧边缘比电子密度降低区域的源极侧边缘更靠近漏极触点，其中电子密度降低区域的漏极侧边缘至少与场板的漏极侧边缘一样地靠近漏极触点。在一些实施方案中，电介质层安置在源极触点和漏极触点之间的区域中。在某些实施方案中，半导体结构还包括第二场板，其安置在场板和漏极触点之间。在一些实施方案中，电子密度降低区域在栅电极下方延伸。在一些实施方案中，场板连接到栅电极。在某些实施方案中，电子密度降低区域不在栅电极下方延伸。在某些实施方案中，场板通过电介质层中的开口连接到电子密度降低区域的盖层。
[0011]根据另一实施方案，公开了一种用于III族氮化物(III
‑
N)半导体装置的半导体结构。该半导体结构包括沟道层；势垒层，其中电子形成在沟道层和势垒层之间的界面处；源极触点和漏极触点，其安置在与势垒层接触的欧姆凹槽中；栅电极，其安置在源极触点和漏极触点之间，其中漏极触点和栅电极之间的区域包括漏极接近区域；一个或多个电子密度降低区域，其安置在漏极接近区域中，其中与漏极接近区域的其它部分相比，电子密度降低区域中的电子密度是降低的，并且其中电子密度降低区域不在栅电极下方延伸；以及场板，其安置在电子密度降低区域的至少一部分的上方，并且其中场板通过电介质层与电子密度降低区域分离。在某些实施方案中，电子密度降低区域包括沟槽，其中沟槽的深度小于、等于或大于势垒层的厚度。在一些实施方案中，场板包括突起，其向下延伸到沟道层和势垒层之间界面下方的沟槽中。在某些实施方案中，电子密度降低区域包括势垒层和沟道层中的植入区域，其中植入区域的深度小于、等于或大于势垒层的厚度；其中植入区域被植入氮、氩、氟或镁。
附图说明
[0012]参考附图以更好地理解本专利技术，而附图通过引用并入本文，其中：
[0013]图1A是根据一个实施方案的晶体管结构的俯视图；
[0014]图1B是图1A的晶体管结构沿着线A
‑
A
′
的电子密度；
[0015]图1C是图1A的晶体管结构沿着线B
‑
B
′
截取的截面；
[0016]图2A
‑
2E是根据五个实施方案的本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种用于III族氮化物(III
‑
N)半导体装置的半导体结构，所述半导体结构包括：沟道层；势垒层，其中电子形成在所述沟道层和所述势垒层之间的界面处；源极触点和漏极触点，所述源极触点和所述漏极触点安置在与所述势垒层接触的欧姆凹槽中；栅电极，所述栅电极安置在所述源极触点和所述漏极触点之间，其中所述漏极触点和所述栅电极之间的区域包括漏极接近区域；以及一个或多个电子密度降低区域，所述一个或多个电子密度降低区域安置在所述漏极接近区域中，其中与所述漏极接近区域的其它部分相比，所述电子密度降低区域中的电子密度是降低的。2.如权利要求1所述的半导体结构，其中每个电子密度降低区域均具有长度(La)和宽度(Wa)，并且以分离距离(Wb)与相邻的电子降低区域分离，其中所述分离距离(Wb)随着从所述栅电极到所述漏极触点移动而改变。3.如权利要求1所述的半导体结构，其中所述电子密度降低区域包括沟槽，其中所述沟槽的深度小于、等于或大于所述势垒层的厚度。4.如权利要求1所述的半导体结构，其中所述电子密度降低区域包括所述势垒层中的植入区域，其中所述植入区域的深度小于、等于或大于所述势垒层的厚度。5.如权利要求4所述的半导体结构，其中所述植入区域被植入氮、氩、氟或镁。6.如权利要求1所述的半导体结构，其中所述电子密度降低区域包括安置在所述势垒层上的盖层，并且其中所述盖层并不安置在所述漏极接近区域的其它部分中的势垒层上，并且所述盖层包括掺镁III族氮化物半导体。7.如权利要求1所述的半导体结构，进一步包括安置在所述漏极接近区域中的整个势垒层上的盖层，并且其中杂质被引入安置在所述漏极接近区域的其它部分中的盖层中以形成掺杂区域，并且其中所述杂质未被引入所述电子密度降低区域中的盖层中。8.如权利要求7所述的半导体结构，其中所述盖层包括掺镁III族氮化物半导体，并且所述杂质包括硅、氧或氢。9.一种用于III族氮化物(III
‑
N)半导体装置的半导体结构，所述半导体结构包括：沟道层；势垒层，其中电子形成在所述沟道层和所述势垒层之间的界面处；源极触点和漏极触点，所述源极触点和所述漏极触点安置在与所述势垒层接触的欧姆凹槽中；栅电极，所述栅电极安置在所述源极触点和所述漏极触点之间，其中所述漏极触点和所述栅电极之间的区域包括漏极接近区域；一个或多个电子密度降低区域，所述一个或多个电子密度降低区域安置在所述漏极接近区域中，其中与所述漏极接近区域的其它部分相比，所述电子密度降低区域中的电子密度是降低的，并且其中包括掺镁III...

【专利技术属性】
技术研发人员：卢斌，裴东斐，娄夏冰，
申请(专利权)人：剑桥电子有限公司，
类型：发明
国别省市：