具有间隔层的半导体结构制造技术

公开了一种用于III族氮化物半导体器件中的多层半导体结构，包括沟道层、具有比所述沟道层更宽的带隙的带偏移层、具有比所述带偏移层更窄的带隙的间隔层，以及包括至少两个子层的盖层。每个子层是可相对于紧邻的下方和上方子层选择性地蚀刻的，每个子层包括III‑N材料AlxInyGazN，其中0≤x≤1，0≤y≤1且0≤z≤1，至少一个子层具有非零Ga含量，并且紧邻所述间隔层的上方子层具有比所述间隔层更宽的带隙。还描述了制造这种半导体结构的方法，其中通过选择性地去除相邻的层或子层来形成栅极和/或欧姆凹陷。所得器件的性能得到了提高，同时提供了设计灵活性，以降低生产成本和电路占板面积。

【技术实现步骤摘要】
【国外来华专利技术】具有间隔层的半导体结构相关申请的引用本申请要求于2015年8月11日提交的名称为“NovelIII-NitrideStructurewithSpacerLayer”的美国序列号62/203,438以及于2016年4月8日提交的名称为“SemiconductorStructureandEtchTechniqueforMonolithicIntegrationofIII-NTransistors”的美国序列号15/094,985的优先权。
本文描述了半导体结构和形成半导体结构的工艺。描述了用于在半导体结构中形成凹陷的蚀刻技术，如栅极凹陷和/或欧姆凹陷，以在公共衬底上单片集成III族氮化物晶体管。这种结构和技术可以用于生产用于各种用途的高性能晶体管，如用于功率电子器件、功率放大器和数字电子器件中。
技术介绍
本节中的陈述可以作为帮助理解本专利技术及其应用和用途的背景，但可能不构成现有技术。与由硅制成的常规功率器件相比，III族氮化物(III-N)半导体具有许多优异的电子性能，使得制造用于各种应用现代功率电子器件和结构成为可能。硅的有限临界电场和相对较高的电阻使当前可用的商用功率器件、电路和系统庞大笨重，工作频率进一步受到限制。另一方面，III-N材料的更高的临界电场和更高的电子密度和迁移率能够获得改进的功率晶体管的高电流、高电压、高功率和/或高频率性能，这种改进的功率晶体管正是先进的运输系统、高效发电和转换系统以及能量传输网络亟需的。这种系统依靠高效的转换器来步升或步降电压，并使用能够阻断大电压和/或承载大电流的功率晶体管。例如，在混合动力车辆中使用阻断电压超过500V的功率晶体管将来自电池的直流电转换为交流电。功率晶体管的其他示例性应用包括电源、汽车电子器件、自动化工厂设备、电机控制、牵引电机驱动器、高压直流(HVDC)电子器件、灯具镇流器、电信电路和显示驱动器。尽管用于生产功率放大器和转换器等高效功率电子器件的III-N半导体器件具有巨大的潜力，但基于硅的控制电路仍然是功率电子器件的集成电路设计所必需的。为了增强III-N器件的实用性，迫切需求具有不同阈值电压的III-N晶体管的单片集成，尤其是增强模式(E模式)和耗尽模式(D模式)的晶体管。例如，集成的E/D模式GaN逻辑电路可以取代单独的常规硅逻辑芯片。这种具有不同阈值电压的III-N晶体管的单片集成可以允许向公共衬底上的模拟和混合信号部件添加数字或控制功能，从而改善所得集成电路的性能，同时还提供了设计灵活性，以减少生产成本和电路占板面积。准确和灵活地控制公共衬底上的不同III-N晶体管的阈值电压也是非常需要的。为了实现这些实现和集成方面的目标，需要仔细的技术开发来确定最佳的半导体材料组成、器件结构和制造工艺。例如，制造用于功率开关应用的常关E模式场效应晶体管的重要技术是栅极凹陷。通常使用基于氯的干法等离子体蚀刻在AlGaN/GaN器件中形成栅极凹陷，因为GaN和AlGaN对湿法化学蚀刻剂都是非常惰性的。然而，干法等离子体蚀刻容易导致等离子体引起的损伤和基于蚀刻的工艺偏差。等离子体损伤在凹陷区域中产生高密度的缺陷状态并降低沟道迁移率。等离子体蚀刻速率的变化使得难以通过定时蚀刻精确地控制凹陷深度，这导致晶体管参数，例如跨导和阈值电压的变化。蚀刻速率可能进一步对于不同的晶体管栅极长度和/或纵横比而有所不同。因此，基于干法等离子体蚀刻的栅极凹陷技术不足以将具有不同目标阈值电压的不同类型的晶体管集成在同一衬底上。因此，鉴于上述实用性和困难性，对将具有不同阈值电压的III-N晶体管单片集成在公共衬底上的需求尚未得到解决。正是在这种背景下开发了本专利技术的各种实施例。
技术实现思路
本专利技术提供了在公共衬底上制造具有不同阈值电压的III族氮化物晶体管的半导体结构和方法。在一个方面，本专利技术的一个实施例是一种用于III族氮化物(III-N)半导体器件中的多层半导体结构，包括沟道层、带偏移层、间隔层和盖层。沟道层包括用于提供导电的第一III-N材料。带偏移层设置在沟道层上，包括第二III-N材料，并且具有比沟道层更宽的带隙。间隔层设置在带偏移层上，包括第三III-N材料，并且具有比带偏移层更窄的带隙。盖层设置在间隔层上，并且包括至少两个子层，其中每个子层是可相对于紧邻的下方和上方子层选择性地蚀刻的，其中每个子层包括III-N材料AlxInyGazN，其中0≤x≤1，0≤y≤1且0≤z≤1，其中至少一个子层具有非零Ga含量，其中0<z≤1，并且其中紧邻间隔层的上方子层具有比间隔层更宽的带隙。在本专利技术的一些实施例中，多层半导体结构还包括Ga极性表面。在一些实施例中，间隔层的厚度小于或等于20纳米(nm)，并且大于或等于0.2nm。在一些实施例中，间隔层是n型掺杂的。此外，紧邻间隔层的上方子层可以是可利用湿法蚀刻工艺在间隔层上侧选择性地蚀刻的。紧邻间隔层的上方子层可以以大于间隔层三倍高的速率进行蚀刻。盖层的相邻子层可以具有在小于50％(0≤x≤0.5)与大于50％(0.5<x≤1)之间交替的A1含量。在一些实施例中，包含第三III-N材料的间隔层具有零Al含量。在一些实施例中，包含第二III-N材料的带偏移层具有非零Al含量。在一些实施例中，第二III-N材料是AlxGazN，其中x+z＝1，0.05<x≤0.4且0.6≤z<0.95。在一些实施例中，第一III-N材料是GaN，第二III-N材料是AlxInyGazN，其中x+y+z＝1，0<x≤1，0≤y≤1且0≤z≤1，并且第三III-N材料是GaN。在一些实施例中，第一、第二和第三III-N材料选自由GaN、AlN、AlGaN、InAlN和AlInGaN组成的组。在本专利技术的一些实施例中，多层半导体结构进一步包括设置在沟道层的至少一部分上方的载流子供体层，以向沟道层提供载流子。载流子供体层可以具有至少0.2nm的厚度以及至少1016cm-3的掺杂浓度。在本专利技术的一些实施例中，半导体结构进一步包括：包括设置在沟道层的至少一部分上方的栅极介电材料的栅极区，以及设置在栅极区之外的一对欧姆触点。半导体结构还可以包括栅极区中的栅极凹陷，其中栅极介电材料设置在栅极凹陷上侧，并且栅极凹陷的底部在从由沟道层、带偏移层、间隔层和盖层的子层组成的组中选择的层之内或之上。在一些实施例中，半导体结构进一步包括设置在栅极凹陷上方并覆盖栅极凹陷的栅极触点，以及设置在栅极介电材料上侧、栅极凹陷之外的栅极场延伸板。在一些实施例中，该对欧姆触点的每个底部在从由沟道层、带偏移层、间隔层以及盖层的子层组成的组中选择的层之内或之上。在本专利技术的一些实施例中，多层半导体结构进一步包括：包括设置在所述沟道层的至少一部分上方的阳极介电材料的阳极区，以及设置在栅极区之外的欧姆阴极电极。欧姆阴极电极的底部可以位于从由沟道层、带偏移层、间隔层以及盖层的子层组成的组中选择的层之内或之上。本专利技术的其他方面包括包含本文描述的步骤的半导体结构、工艺和方法，并且还包括本文描述的器件的工艺和操作模式。结合附图阅读本专利技术的详细描述，本专利技术的其他方面和实施例将变得显而易见。前面的概述是以说明的方式提供的，而非限制性的。本文档来自技高网...

【技术保护点】
一种用于III族氮化物(III‑N)半导体器件中的多层半导体结构，包括：沟道层，包括用于提供导电的第一III‑N材料；设置在所述沟道层上的带偏移层，所述带偏移层包括第二III‑N材料，并且具有比所述沟道层更宽的带隙；设置在所述带偏移层上的间隔层，所述间隔层包括第三III‑N材料，并且具有比所述带偏移层更窄的带隙；以及设置在所述间隔层上的盖层，所述盖层包括至少两个子层，其中每个子层是可相对于紧邻的下方和上方子层选择性地蚀刻的，其中每个子层包括III‑N材料AlxInyGazN，其中0≤x≤1，0≤y≤1且0≤z≤1，其中至少一个所述子层具有非零Ga含量，其中0<z≤1，并且其中紧邻所述间隔层的上方子层具有比所述间隔层更宽的带隙。

【技术特征摘要】
【国外来华专利技术】2015.08.11 US 62/203,438;2016.04.08 US 15/094,9851.一种用于III族氮化物(III-N)半导体器件中的多层半导体结构，包括：沟道层，包括用于提供导电的第一III-N材料；设置在所述沟道层上的带偏移层，所述带偏移层包括第二III-N材料，并且具有比所述沟道层更宽的带隙；设置在所述带偏移层上的间隔层，所述间隔层包括第三III-N材料，并且具有比所述带偏移层更窄的带隙；以及设置在所述间隔层上的盖层，所述盖层包括至少两个子层，其中每个子层是可相对于紧邻的下方和上方子层选择性地蚀刻的，其中每个子层包括III-N材料AlxInyGazN，其中0≤x≤1，0≤y≤1且0≤z≤1，其中至少一个所述子层具有非零Ga含量，其中0&lt;z≤1，并且其中紧邻所述间隔层的上方子层具有比所述间隔层更宽的带隙。2.根据权利要求1所述的多层半导体结构，进一步包括Ga极性表面。3.根据权利要求1所述的多层半导体结构，其中所述间隔层的厚度小于或等于20nm，并且大于或等于0.2nm。4.根据权利要求1所述的多层半导体结构，其中所述间隔层是n型掺杂的。5.根据权利要求1所述的多层半导体结构，其中所述紧邻所述间隔层的上方子层是可使用湿法蚀刻工艺在所述间隔层上侧选择性地蚀刻的。6.根据权利要求1所述的多层半导体结构，其中所述紧邻所述间隔层的上方子层以大于所述间隔层三倍高的速率进行蚀刻。7.根据权利要求1所述的多层半导体结构，其中所述盖层的相邻子层具有在小于50％(0≤x≤0.5)与大于50％(0.5&lt;x≤1)之间交替的Al含量。8.根据权利要求1所述的多层半导体结构，其中包含所述第三III-N材料的所述间隔层具有零Al含量。9.根据权利要求1所述的多层半导体结构，其中包含所述第二III-N材料的所述带偏移层具有非零Al含量。10.根据权利要求9所述的多层半导体结构，其中所述第二III-N材料是AlxGazN，其中x...

【专利技术属性】
技术研发人员：M·阿西塞，卢斌，夏令，
申请(专利权)人：剑桥电子有限公司，
类型：发明
国别省市：美国,US