具有TSV内联机的芯片堆栈封装结构及其制造方法技术

本发明专利技术公开的一种具有TSV内联机的芯片堆栈封装结构及其制造方法，封装结构包括扇出型封装，所述扇出型封装的相对第一面和第二面分别设有突出接点，所述扇出型封装通过所述突出接点的电性连接进行堆栈；所述扇出型封装内沿所述第一面及所述第二面并列封装有内存芯片以及带TSV的中介层芯片，所述内存芯片和所述中介层芯片通过沿所述第一面及所述第二面设置的再分配层互连。本发明专利技术封装结构中采用内有TSV的中介层芯片，芯片是垂直堆栈，所以芯片大小几乎接近封装体大小，TSV可以做到细微的间距小到30～40微米，所以TSV占的芯片空间比其它(间距大于50微米)内联机技术小。它(间距大于50微米)内联机技术小。它(间距大于50微米)内联机技术小。

【技术实现步骤摘要】
具有TSV内联机的芯片堆栈封装结构及其制造方法


[0001]本专利技术属于半导体封装领域，尤其涉及一种具有TSV内联机的芯片堆栈封装结构及其制造方法。

技术介绍

[0002]目前芯片堆栈封装，大部分用于增加内存容量。主要的堆栈封装的内联机有三种：打线、通过硅通孔(TSV，through silicon via)、及垂直内联机(vertical interconnect)。打线是较普遍使用的技术，制程容易，成本低，缺点是芯片太大时，放不进封装体内，因为要保留一定的空间打线。垂直内联机，虽然比打线封装可放较大的芯片(比TSV小)，封装体也较薄，不过制程复杂困难，成本高，目前尚未量产。通过硅通孔(TSV)的技术，可以做到垂直堆栈，允许摆放较大的芯片，封装体较薄，量产用在高阶应用。但是，并非所有芯片都可以用通过硅通孔(TSV)的技术，有一些芯片的接垫(PAD)下面有复杂高密度的电路结构，没有空间设计TSV，芯片尺寸大，堆栈后不能用打线或垂直内联机的内联机技术。
[0003]因此，亟需一种新的封装结构，能够兼顾制程简单以及封装体轻薄的需求。

技术实现思路

[0004]本专利技术旨在至少解决现有技术中存在的技术问题之一。为此，本专利技术提供了一种具有TSV内联机的芯片堆栈封装结构以及用于该封装结构的制造方法，该封装结构可以达到轻薄短小的需求，适用于携带或穿戴式装置，而且制程简单，适于量产。
[0005]本专利技术采用的技术方案为：
[0006]一种具有TSV内联机的芯片堆栈封装结构，其包括扇出型封装，所述扇出型封装的相对第一面和第二面分别设有突出接点，所述扇出型封装通过所述突出接点的电性连接进行堆栈；所述扇出型封装内沿所述第一面及所述第二面并列封装有内存芯片以及带TSV的中介层芯片，所述内存芯片和所述中介层芯片通过沿所述第一面及所述第二面设置的再分配层互连。
[0007]可选地，所述中介层芯片的上表面TSV接点设有第一金属凸块，下表面TSV接点设有第二金属凸块。
[0008]可选地，所述内存芯片的上表面接点设有第三金属凸块。
[0009]可选地，所述内存芯片的下表面设有DAF膜。
[0010]可选地，所述第一金属凸块、所述第二金属凸块及所述第三金属凸块与所述再分配层电性连接。
[0011]可选地，所述内存芯片和所述中介层芯片上压模灌树脂进行封装，所述第一金属凸块和所述第三金属凸块露出树脂表面。
[0012]可选地，所述第一金属凸块和所述第三金属凸块为铜凸块，所述第二金属凸块为锡铜凸块。
[0013]可选地，所述封装结构还包括基板，所述扇出型封装逐层堆栈于所述基板上，所述
基板背面设有锡球。
[0014]可选地，堆栈于所述基板上的扇出型封装外压模灌树脂进行封装。
[0015]一种用于制造如上所述的具有TSV内联机的芯片堆栈封装结构的制造方法，所述制造方法包括：
[0016]在载具上制作第一面突出接点及底部再分配层；
[0017]在所述再分配层上并列封装内存芯片和带TSV的中介层芯片，在所述内存芯片和所述中介层芯片的封装上制作顶部再分配层，使所述内存芯片和所述中介层芯片通过所述再分配层进行互连；
[0018]在顶部再分配层上制作第二面突出接点；
[0019]移除所述载具，切成单颗，制作完成扇出型封装；
[0020]将制作完成的扇出型封装逐层堆栈在基板上，相邻层所述扇出型封装通过所述第一面突出接点和所述第二面突出接点进行电性连接。
[0021]由于采用上述技术方案，使得本专利技术具备以下有益效果：
[0022](1)本专利技术封装结构所涉及的制造流程中，大部分工艺流程均可以适用晶圆级的先进封装，加工精度更高，尺寸可以更薄，且封装的厚度可以更薄；
[0023](2)本专利技术封装结构中采用内有TSV的中介层芯片，芯片是垂直堆栈，所以芯片大小几乎接近封装体大小，TSV可以做到细微的间距小到30～40微米，所以TSV占的芯片空间比其它(间距大于50微米)内联机技术小；
[0024](3)本专利技术封装结构中的扇出型封装可以缩短连接距离，在产品性能，特别是电性能和信号传输方面具有很大的优势，其损耗更小，效率更高，而且响应时间更短；
[0025](4)本专利技术结合扇出型封装技术与TSV封装技术，扇出型封装能够实现内存芯片与内有TSV的中介层芯片并列封装及电性连接，克服了一些芯片的接垫(PAD)下面有复杂高密度的电路结构，没有空间设计TSV，芯片尺寸又大，堆栈后不能用打线或垂直内联机(vertical interconnect)的内联机技术的问题。
附图说明
[0026]为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0027]图1为本专利技术实施例提供的具有TSV内联机的芯片堆栈封装结构的整体示意图。
[0028]图2为本专利技术实施例提供的中介层芯片的结构示意图。
[0029]图3～6为本专利技术实施例提供的扇出型封装的封装方法各步骤所呈现的结构示意图。
具体实施方式
[0030]下面结合附图对本专利技术的具体实施方式作进一步说明。在此需要说明的是，对于这些实施方式的说明用于帮助理解本专利技术，但并不构成对本专利技术的限定。此外，下面所描述的本专利技术各个实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互组合。
[0031]首先，针对文中出现的技术术语解释如下：
[0032]TSV：Through
‑
Silicon
‑
Via，硅通孔技术，是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，实现芯片之间互连的技术；与以往的IC封装键合和使用凸点的叠加技术不同，TSV能够使芯片在三维方向堆叠的密度最大，外形尺寸最小，并且大大改善芯片速度和低功耗的性能；
[0033]RDL：Redistribution Layer，再分配层，包含铜连接线或走线，用于实现封装各个部分之间的电气连接，它是金属或高分子介电材料层，裸片可以堆叠在封装中，从而缩小芯片组的I/O间距。RDL已成为2.5D和3D封装解决方案中不可或缺的一部分，使其上芯片可以通过中介层相互进行通信。
[0034]DAF，Die Attach Film，晶片粘结薄膜，目的是在雷射切割时，晶片可一起切割与分离，进行剥离，使切割完后的晶片都还可粘着在薄膜上，不会因切割而造成散乱排列。
[0035]进一步参阅图1和图2，本专利技术实施例提供了一种具有TSV内联机的芯片堆栈封装结构，该封装结构主要由多个扇出型封装10堆栈形成。其中，每个扇出型封装10的第一面(即图1中的下表面)设有多个第一面突出接点11，与第一面相对的第二面(即图1中的上表面)设有多个第二面突出接点12，多个第一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种具有TSV内联机的芯片堆栈封装结构，其特征在于：包括扇出型封装，所述扇出型封装的相对第一面和第二面分别设有突出接点，所述扇出型封装通过所述突出接点的电性连接进行堆栈；所述扇出型封装内沿所述第一面及所述第二面并列封装有内存芯片以及带TSV的中介层芯片，所述内存芯片和所述中介层芯片通过沿所述第一面及所述第二面设置的再分配层互连。2.根据权利要求1所述的具有TSV内联机的芯片堆栈封装结构，其特征在于：所述中介层芯片的上表面TSV接点设有第一金属凸块，下表面TSV接点设有第二金属凸块。3.根据权利要求2所述的具有TSV内联机的芯片堆栈封装结构，其特征在于：所述内存芯片的上表面接点设有第三金属凸块。4.根据权利要求2所述的具有TSV内联机的芯片堆栈封装结构，其特征在于：所述内存芯片的下表面设有DAF膜。5.根据权利要求3所述的具有TSV内联机的芯片堆栈封装结构，其特征在于：所述第一金属凸块、所述第二金属凸块及所述第三金属凸块与所述再分配层电性连接。6.根据权利要求3所述的具有TSV内联机的芯片堆栈封装结构，其特征在于：所述内存芯片和所述中介层芯片上压模灌树脂进行封装，所述第一金...

【专利技术属性】
技术研发人员：方立志，
申请(专利权)人：艾司博国际有限公司，
类型：发明
国别省市：