本发明专利技术公开可重新配置的电路，其包括多个单元、总线和用于通过所述总线的网络将各单元彼此连接的连接器，各单元包括：第一选择器、第二选择器、算术逻辑单元、选择控制器和ＡＬＵ控制器。所述第一选择器、所述第二选择器和所述算术逻辑单元能够基于选择控制信号和ＡＬＵ控制信号重新配置。所述第一选择器和所述第二选择器基于选择控制信号，以规定的次序重新排列第ｉ数据的Ｍ［ｉ］比特，并输出重新排列的数据（ｉ为满足ｉ≤Ｋ的自然数，并且Ｍ［ｉ］为满足∑↓［ｉ＝１］↑［Ｋ］Ｍ［ｉ］≤Ｎ的整数）。本发明专利技术还公开了可重新配置电路的设置方法和可重新配置的电路系统。
【技术实现步骤摘要】
本专利技术涉及能够重新配置的可重新配置电路、可重新配置电路系统及可 重新配置电路的设置方法。更具体地说，本专利技术涉及一种处理器，其中，由ALU (代表算术逻辑单元)等构成的各个基本单元以阵列形式排列。技术背景目前，存在多种无线电通信系统(在下文中称为"无线电通信模式")， 例如诸如PDC (个人数字蜂窝)、GSM (全球移动通信系统)的所谓第二 代无线电通信系统，诸如W-CDMA (宽带码分多址)的第三代无线电通信 系统和PHS (个人手持系统)以及无线电LAN (局域网)。作为用于利用 单个无线电设备处理那些多种无线电通信模式的技术，存在通过重写软件 (对数据进行编程)来改变设备功能的软件无线电技术。此外，存在诸如 JPEG、 MPEG和H.264AVC的多种图^象压缩模式，诸如AAC (先进音频编 码)、WMA (视窗媒体音频)、MP3 (MPEG1音频第三层)、SD-Audio 和ATRAC3 ( + )的多种音频压缩模式和诸如杜比数码(Dolby Digital)的 5.1声道环绕模式。此外，在将来，这些模式的种类有望继续增加。进一步， 还存在可以利用单个播放器处理多种压缩或环绕模式的多媒体终端。为了转换模式(在无线电通信模式之间执行切换的时候，在再现不同压缩格式的内容的时候等)，传统的软件无线电设备或多媒体终端通过利用通 常为微处理器(MPU)的中央控制单元，来执行与各种模式相对应的程序。 作为替代，传统的软件设备或多媒体终端定制为了补偿性能不足而装载的针 对各种模式的电路(定制ASIC或DSP)。最近，通过利用所谓SoC(片上 系统)来提供那些功能成为主流，所述SoC例如为在包括装载在单个芯片上的MPU (微处理单元)、ASIC (特定用途集成电路)和DSP (数字信号 处理器)的系统LSI。在采用SoC的情况下，只装载与设计阶段预先确定的模式相对应的电 路。因此，在很多情况下，就处理能力和处理模式而言，不可能在制造或上 市之后增加新模式。为此，可重新配置电路被预先装载到SoC中以便克服 这样的问题(例如参见日本出版的专利文献(日本未审专利公开 2004-221997 ))。可重新配置电路就安装面积、功耗、进行电路重新配置所需时间而言优 于PLD (可编程逻辑器件)和FPGA (现场可编程门阵列)。进一步，可重 新配置电路优于微处理器，通常为VUW (超长指令字)技术，因为它能同 时执行多个对象和函数(例如参见日本出版的专利文献(未审专利公开 2004-02988 ))。传统的可重新配置电路包括以阵列形式排列的基本单元，各个基本单元 由ALU(算术逻辑单元)等构成，其中各单元的输入/输出通过网络来协调， 以执行处理。当可重新配置电路被安装到SoC并执行给定模式(应用)时， 例如，可以通过ALU的网络有效地执行滤波计算的纯数据路径部分。然而， 实际上，除了具有数据路径部分，还必需具有控制部分来处理数据路径部分 的启动操作、对寄存器生成使能信号等。通常，在很多情况下，控制部分由 计数器逻辑等构成。在控制部分，例如，即使在生成1比特宽度的使能信号 时，也会占用ALU的大量比特。因此，电路变得极端冗余，导致电路规模 扩张。将以示例的方式，通过参照4比特宽度的可重新配置电路来描迷这一 点。图25中示出的可重新配置电路X，中的每个单元10由ALU 4构成。在 传统的可重新配置电路X，中，例如，需要彼此不同的ALU (不同的单元) 来实现以下两个逻辑运算。结果是，需要至少六个单元IO和四个开关20。f=d&e…(d与e的AND运算)作为该算法，由于电路结构，即使信号为l比特信号，那么利用传统可配置电路，4比特的ALU4也被分派给信号a、 b、 c、 d、 e和f中的每一个。 因此，额外的3比特完全是多余的，这成为导致电路规模增加的因素。同时，为了解决这样的问题，也已经考虑了额外装载针对1比特逻辑所 定制的电^各的所谓异类可重新配置电路(heterogeneous reconfiguraWe circuit)。然而，利用异类可配置电路难以确定1比特逻辑的数目与能处理 任何模式的ALU的最佳数目之比。无论如何，这都可能导致装载大量单元。 进一步，异类可重新配置电路也对可重新配置电路的设置施加约束，使得不 能解决逻辑电路和布线的设置。如上所述，利用传统可重新配置电路，即使在生成单个比特使能信号时， 也要占用多比特的ALU。因此，需要大量ALU,结果使得电路规模增加。 此外，由ALU和1比特逻辑构成的异类可重新配置电路还存在电路规模最 终增加的风险。因此，不能解决逻辑电路和布线的设置。
技术实现思路
因此本专利技术的主要目的在于提供一种可重新配置的电路，所述可重新配 置的电路能够在算术逻辑单元作为基本结构排列的单元阵列上，在多个部分 (section)处有效执行逻辑运算，并且还提供可重新配置的电路系统及可重 新配置的电路的设置方法。为了克服上述问题，本专利技术的可重新配置的电路包括多个单元、总线和 用于通过所述总线的网络将各所述单元彼此连接起来的连接器，其中每个所 述单元均包括第一选择器，接受K段(K为大于或等于2的自然数)数据， 然后输出单段数据；第二选择器，接受K段(K为大于或等于2的自然数) 数据，然后输出单段数据；算术逻辑单元，接受N比特(N为大于或等于2 的自然数)的所述第 一选择器的输出和所述第二选择器的输出，并对所接受 的N比特数据执行选自多个逻辑运算的逻辑运算；选择控制器，向所述第 一选择器和所述第二选择器提供用于指示待选择数据的数据选择控制信号；和ALU控制器，向所述算术逻辑单元提供用于指定待执行的逻辑运算的ALU控制信号，其中所述第一选择器、所述第二选择器和所述算术逻辑单 元能够基于所述选择控制信号和所述ALU控制信号重新配置；并且所述第 一选择器和所述第二选择器基于所述选择控制信号以规定的次序重新排列 第i个数据的M比特，并输出重新排列的数据(i为满足KK的自然数，并且M为满足2^M,']sW的整数)。根据这个结构，算术逻辑单元的输入比特宽度N被分为K段。假如K 段比特宽度分别被表达为M， ...，M，则应用表达式"M+…+ 7kT^W"。 也就是说，它可以被表达为"Z,/M^W"。例如，当K=3且N=8时， M+M+M^8为条件表达式。更具体地说，例如，在这种情况下，存在 以下组合一l比特、2比特和5比特的组合—1比特、3比特和4比特的组合一2比特、2比特和4比特的组合—2比特、2比特和3比特的组合—2比特、3比特和3比特的组合 (这将在具体实施方式部分更详细地描述。)所述第一选择器和所述第二选择器中的每个都获取规定数目比特组合 的K段输入数据，并向所述算术逻辑单元提供所述数据。最大从M比特 到M比特的K个逻辑运算的输入数据被输入至具有N比特宽度输入端的 各算术逻辑单元。可以在各算术逻辑单元执行那些彼此独立的K个逻辑运 算的各输入数据。这样，可以减少算术逻辑单元的数目，从而可以减小电路 面积。本专利技术中存在这种形式所述算术逻辑单元执行由所述ALU控制信号 指定的至少一种逻辑运算。这包括由单个算术逻辑单元执行的K个逻辑运 算都相同的情况。这样，可以减少算术逻辑单元的数目，以便减小所本文档来自技高网...
【技术保护点】
一种可重新配置的电路，包括多个单元、总线和用于通过所述总线的网络将各所述单元彼此连接起来的连接器，其中每个所述单元均包括： 第一选择器，接受Ｋ段数据，然后输出单段数据，Ｋ为大于或等于２的自然数； 第二选择器，接受Ｋ段数据，然后输出单段数据，Ｋ为大于或等于２的自然数； 算术逻辑单元，以Ｎ比特接受所述第一选择器的输出和所述第二选择器的输出，并对所接受的Ｎ比特数据执行选自多个逻辑运算的逻辑运算，Ｎ为大于或等于２的自然数； 选择控制器，向所述第一选择器和所述第二选择器提供用于指示待选择数据的数据选择控制信号；和 ＡＬＵ控制器，向所述算术逻辑单元提供用于指定待执行的所述逻辑运算的ＡＬＵ控制信号，其中， 所述第一选择器、所述第二选择器和所述算术逻辑单元能够基于所述选择控制信号和所述ＡＬＵ控制信号重新配置；并且 所述第一选择器和所述第二选择器基于所述选择控制信号以规定的次序重新排列第ｉ段数据的Ｍ［ｉ］比特，并输出所述重新排列的数据，ｉ为满足ｉ≤Ｋ的自然数，并且Ｍ［ｉ］为满足∑↓［ｉ＝１］↑［Ｋ］Ｍ［ｉ］≤Ｎ的整数。
【技术特征摘要】
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【专利技术属性】
技术研发人员：山中隆太朗，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]
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