射频和基带同步方法技术

本发明专利技术公开了一种射频和基带同步方法，涉及射频和基带同步技术领域。本发明专利技术所述方法包括：S1、进行系统级设计；其设计操作具体如下：先确定整个系统的同步需求，然后根据本振信号和时钟信号需要使用的两套产生电路，将同步工作划分为基带同步和射频同步两部分；S2、设计射频同步鉴相器。本发明专利技术通过选用混频电路结构，鉴相器产生的相位误差信号经过数字滤波器滤波后，送给射频锁相环的ΣΔ调制器，通过控制反馈分频器的分频比达到调整锁相环输出信号相位的目的，不仅克服了射频同步需要处理的信号频率非常高的要求，且加入的混频电路结构还降低了射频电路成本，提高了射频电路的性能。能。能。

RF and baseband synchronization method

【技术实现步骤摘要】
射频和基带同步方法


[0001]本专利技术属于射频和基带同步
，特别是涉及一种射频和基带同 步方法。

技术介绍

[0002]多芯片同步技术是近年来新兴的技术。随着现代无线通信系统性能的 不断提升，对信号传输速率提出了前所未有的苛刻要求。为了实现更大带 宽的信号传输，多输入输出(MIMO)技术和射频波束成形技术得到了广泛 的应用。
[0003]上述技术都是利用多条信号通路来达到提高系统吞吐率和频谱效率的 目的。随着系统所使用的信号通路数量的增加，单个芯片已经很难满足高 性能系统的需求，这些系统往往需要使用多个芯片搭建。在这种应用背景 下，多芯片同步就成为构建高性能系统必备的技术。

技术实现思路

[0004]本专利技术的目的在于提供一种射频和基带同步方法，解决了现有的单个 芯片已经很难满足高性能系统的需求的技术问题。
[0005]为达上述目的，本专利技术是通过以下技术方案实现的：
[0006]一种射频和基带同步方法，所述方法包括：
[0007]S1、进行系统级设计；
[0008]其设计操作具体如下：
[0009]先确定整个系统的同步需求，然后根据本振信号和时钟信号需要使用 的两套产生电路，将同步工作划分为基带同步和射频同步两部分；
[0010]S2、设计射频同步鉴相器；
[0011]具体操作如下：
[0012]选用混频电路结构替换现有鉴相器的内部电路结构，使鉴相器产生的 相位误差信号经过数字滤波器滤波后，送给射频锁相环的ΣΔ调制器，通 过控制反馈分频器的分频来调整锁相环输出信号相位。
[0013]可选的，步骤S1中，基带同步为锁相环电路的相位锁定特性形成，其 中锁相环电路包括基带锁相环，且基带同步包括有基带同步鉴相器，基带 锁相环包括基带时钟，其中，基带锁相环的参考时钟是系统时钟，锁相环 输出信号经过一系列的分频器产生所需要的时钟频率，这一过程会引入相 位不确定性，其中消除该相位不确定性的方法如下：
[0014]通过使用高速的分频器结构和电路优化，使用系统同步信号对分频器 进行复位，消除相位不确定性。
[0015]可选的，步骤S1中，射频同步为射频锁相环电路的相位锁定特性形成， 射频锁相环电路包括射频锁相环，且射频同步包括有射频同步鉴相器，其 中，射频同步的鉴相器与基带同步的鉴相器具有以下不同：
[0016]1)、基带同步鉴相器可以认为就是基带锁相环的鉴相器，且基带锁相 环的参考时
钟为系统时钟；
[0017]2)、射频同步鉴相器的一个输入是系统时钟，且具有直接比较系统时 钟和锁相环输出信号的相位。
[0018]可选的，基带同步的鉴相器的一个输入是系统时钟，另一个输入是反 馈时钟，其中，反馈时钟由锁相环输出时钟经过反馈分频器产生，其中， 射频同步鉴相器的反馈时钟和基带锁相环输出信号的相位不具有确定关 系。因此不能继续使用锁相环的鉴相器作为同步鉴相器使用，其中，射频 锁相环工作在小数模式，反馈分频器的分频比会不断变化，反馈时钟和锁 相环输出信号的相位不具有确定关系，因此不能继续使用锁相环的鉴相器 作为同步鉴相器使用，基带同步采用的电路为CMOS逻辑电路结构，射频同 步采用的电路为混频电路结构。
[0019]本专利技术的实施例具有以下有益效果：
[0020]本专利技术的一个实施例通过设计一个射频同步专用的鉴相器，直接比较 系统时钟和锁相环输出信号的相位；鉴相器产生的相位误差信号经过数字 滤波器滤波后，送给射频锁相环的ΣΔ调制器，通过控制反馈分频器的分 频比达到调整锁相环输出信号相位的目的，不仅克服了射频同步需要处理 的信号频率非常高的要求，且加入的混频电路结构还降低了射频电路成本， 提高了射频电路的性能。
[0021]当然，实施本专利技术的任一产品并不一定需要同时达到以上所述的所有 优点。
附图说明
[0022]构成本申请的一部分的说明书附图用来提供对本专利技术的进一步理解， 本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不 当限定。在附图中：
[0023]图1为本专利技术一实施例的系统框图。
具体实施方式
[0024]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进 行清楚、完整地描述，显然，所描述的实施例仅是本专利技术一部分实施例， 而不是全部的实施例。以下对至少一个示例性实施例的描述实际上仅仅是 说明性的，决不作为对本专利技术及其应用或使用的任何限制。
[0025]为了保持本专利技术实施例的以下说明清楚且简明，本专利技术省略了已知功 能和已知部件的详细说明。
[0026]实施例1
[0027]请参阅图1所示，在本实施例中提供了一种射频和基带同步方法，所 述方法包括：
[0028]S1、进行系统级设计；
[0029]其设计操作具体如下：
[0030]先确定整个系统的同步需求，然后根据本振信号和时钟信号需要使用 的两套产生电路，将同步工作划分为基带同步和射频同步两部分；
[0031]由于本振信号和时钟信号使用两套产生电路，所以可以将同步工作划 分为基带同步和射频同步两部分；
[0032]S2、设计射频同步鉴相器；
[0033]具体操作如下：
[0034]选用混频电路结构替换现有鉴相器的内部电路结构，使鉴相器产生的 相位误差信号经过数字滤波器滤波后，送给射频锁相环的ΣΔ调制器，通 过控制反馈分频器的分频来调整锁相环输出信号相位。
[0035]如图1所示，是一个简化的系统框图，由两颗支持双通道收发的芯片 搭建而成的四通道收发系统。芯片#1和#2各自支持双通道收发，理论上同 时使用可等价于一颗四通道收发芯片。但是不同于一颗四通道收发芯片， 两颗双通道收发芯片内部的本振信号(LO)和时钟信号(CLK)由不同的本 振产生电路和时钟产生电路分别产生，如果不做特殊处理LO_#1和LO_#2、 CLK_#1和CLK_#2的相位将不能保证具有确定关系(由于使用同一系统时钟 两者的频率会严格相等)。在某些应用场景中，LO_#1和LO_#2的相位关系 并不重要，只要CLK_#1和CLK_#2的相位关系确定即可；而在另一些应用 场景中，系统则会要求LO_#1和LO_#2、CLK_#1和CLK_#2的相位关系都需 要确定。通常把确定CLK_#1和CLK_#2相位关系的工作称为(多芯片)基 带同步，把确定LO_#1和LO_#2相位关系的工作称为(多芯片)射频同步。
[0036]步骤S1中，基带同步为锁相环电路的相位锁定特性形成，其中锁相环 电路包括基带锁相环，且基带同步包括有基带同步鉴相器，基带锁相环包 括基带时钟，其中，基带锁相环的参考时钟是系统时钟，锁相环输出信号 经过一系列的分频器产生所需要的时钟频率，这一过程会引入相位不确定 性，其中消除该相位不确定性的方法如下：
[0037]通过使用高速的分频器结构和电路优化，使用系统同步信号对分频器 进行复位，消除相位不确定性。
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【技术保护点】

【技术特征摘要】
1.一种射频和基带同步方法，其特征在于，所述方法包括：S1、进行系统级设计；其设计操作具体如下：先确定整个系统的同步需求，然后根据本振信号和时钟信号需要使用的两套产生电路，将同步工作划分为基带同步和射频同步两部分；S2、设计射频同步鉴相器；具体操作如下：选用混频电路结构替换现有鉴相器的内部电路结构，使鉴相器产生的相位误差信号经过数字滤波器滤波后，送给射频锁相环的ΣΔ调制器，通过控制反馈分频器的分频来调整锁相环输出信号相位。2.如权利要求1所述的一种射频和基带同步方法，其特征在于，步骤S1中，基带同步为锁相环电路的相位锁定特性形成，其中锁相环电路包括基带锁相环，且基带同步包括有基带同步鉴相器。3.如权利要求2所述的一种射频和基带同步方法，其特征在于，基带锁相环包括基带时钟，其中，基带锁相环的参考时钟是系统时钟。4.如权利要求2所述的一种射频和基带同步方法，其特征在于，通过使用高速的分频器结构和电路优化，使用系统同步信号对分频器进行复位，消除相位不确定性。5.如权利...

【专利技术属性】
技术研发人员：侯卫兵，雷伟龙，
申请(专利权)人：北京力通通信有限公司，
类型：发明
国别省市：