用于高速下一代C-PHY的小环路延迟时钟和数据恢复块制造技术

公开了用于通过多线、多相接口进行通信的方法、装置和系统。一种时钟恢复方法包括：生成包括转变脉冲的组合信号，每个转变脉冲对表示三线总线中的一对导线的信令状态的差异的差信号中的转变进行响应而被生成。组合信号被提供给逻辑电路，该逻辑电路被配置为提供时钟信号作为其输出，其中组合信号中的脉冲使时钟信号被驱动到第一状态。逻辑电路接收复位信号，该复位信号通过延迟到第一状态的转变同时在无附加延迟的情况下传递从第一状态的转变而从时钟信号被导出。在传递时钟信号到第一状态的转变之后，从第一状态驱动时钟信号。从第一状态驱动时钟信号。从第一状态驱动时钟信号。

【技术实现步骤摘要】
【国外来华专利技术】用于高速下一代C
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PHY的小环路延迟时钟和数据恢复块
[0001]相关申请的交叉引用
[0002]本申请要求于2020年8月25日在美国专利商标局提交的序列号为17/001,801的非临时专利申请和于2019年10月25日在美国专利商标局提交的序列号为62/925,916的临时专利申请的优先权和权益，其全部内容并入本文，就好像其整体在下文中完整阐述并用于所有适用目的一样。


[0003]本公开总体上涉及高速数据通信接口，更具体地涉及耦合到多线、多相数据通信链路的接收器中的时钟生成。

技术介绍

[0004]诸如蜂窝电话之类的移动设备的制造商可以从包括不同制造商的各种来源获得移动设备的组件。例如，蜂窝电话中的应用处理器可以从第一制造商获得，而成像设备或相机可以从第二制造商获得，并且显示器可以从第三制造商获得。应用处理器、成像设备、显示控制器或其他类型的设备可以使用基于标准的或专有的物理接口来互连。在一个示例中，可以使用由移动工业处理器接口(MIPI)联盟所定义的相机串行接口(CSI)来连接成像设备。在另一个示例中，显示器可以包括符合由移动工业处理器接口(MIPI)联盟所指定的显示器串行接口(DSI)标准的接口。
[0005]C
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PHY接口是由MIPI联盟所定义的多相三线接口，其使用三路(trio)的导体来在设备之间传输信息。三路中的每条线在符号的传输期间可能处于三种信令状态之一。时钟信息被编码在传输的符号序列中，并且接收器从连续符号之间的转变中生成时钟信号。时钟和数据恢复(CDR)电路恢复时钟信息的能力可能受到与在通信链路的不同线路上传输的信号的转变相关的最大时间变化的限制。C
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PHY接收器中的CDR电路可以采用反馈环路来控制在接收时钟信号中生成脉冲的电路。反馈环路可以被用来确保脉冲生成电路不会生成由瞬态所触发的附加脉冲，该瞬态可能在三路中的导体在提供采样边沿之前呈现稳定信令状态之前发生。最大符号传输速率可能受到反馈环路的限制，并且不断需要可以在更高信令频率下可靠地工作的优化的时钟生成电路。

技术实现思路

[0006]本文所公开的实施例提供了实现在多线和/或多相通信链路上改进的通信的系统、方法和装置。通信链路可以被部署在诸如具有多个集成电路(IC)设备的移动终端的装置中。
[0007]在本公开的各个方面，时钟恢复装置具有多个脉冲生成电路、第一逻辑电路、第二逻辑电路和非对称延迟电路。每个脉冲生成电路被配置为响应于差信号中的转变而生成转变脉冲，该差信号表示三线总线中的一对线的信令状态的差异。第一逻辑电路被配置为提供组合信号，该组合信号包括与从多个脉冲生成电路接收到的转变脉冲相对应的脉冲。第
二逻辑电路对组合信号中的脉冲进行响应并且被配置为输出时钟信号，该时钟信号被用于对来自三线总线的信令状态中的转变的信息进行解码。组合信号中的脉冲使时钟信号被驱动到第一状态。非对称延迟电路被配置为从时钟信号生成复位信号。复位信号可以通过延迟到第一状态的转变同时在无附加延迟的情况下传递从第一状态的转变来生成，并且当复位信号转变到第一状态时可以从第一状态驱动时钟信号。
[0008]在某些方面，多个脉冲生成电路中的每一个包括异或门，其被配置为接收关联的差信号和关联的差信号的延迟版本作为输入。第一逻辑电路可以包括逻辑门，其被配置为通过组合从每个脉冲生成电路的异或门接收到的输出信号来提供组合信号。多个脉冲生成电路中的每一个可以被配置为生成具有持续时间的脉冲，该持续时间是基于为第二逻辑电路所定义的最小时钟脉冲持续时间而配置的。由多个脉冲生成电路中的每一个中的延迟电路生成的脉冲的持续时间可以是可配置的。由非对称延迟电路应用于到第一状态的转变的延迟的持续时间可以是可配置的。
[0009]在一方面，非对称延迟电路是上升沿延迟电路，其被配置为延迟从低逻辑状态到高逻辑状态的转变。上升沿延迟电路可以被配置为在无附加延迟的情况下传递从高逻辑状态到低逻辑状态的转变。在一方面，线状态解码器被配置为基于时钟信号中提供的时序信息来对来自三线总线的信令状态中的转变的符号进行解码。
[0010]在本公开的各个方面，一种时钟恢复方法包括：生成组合信号，该组合信号包括与响应于差信号中的转变而生成的转变脉冲相对应的脉冲，该差信号表示三线总线中的一对导线的信令状态的差异。时钟恢复方法还包括：将组合信号提供给逻辑电路，该逻辑电路被配置为提供时钟信号作为其输出，其中组合信号中的脉冲使时钟信号被驱动到第一状态。时钟恢复方法还包括：向逻辑电路提供复位信号，其中复位信号通过延迟到第一状态的转变同时在无附加延迟的情况下传递从第一状态的转变而从时钟信号被导出。在传递时钟信号到第一状态的转变之后，从第一状态驱动时钟信号。
[0011]在本公开的各个方面，一种处理器可读存储介质具有一个或多个指令，这些指令在由接收器中的处理电路的至少一个处理器执行时使该至少一个处理器：生成组合信号，该组合信号包括与响应于差信号中的转变而生成的转变脉冲相对应的脉冲，该差信号表示三线总线中的一对线的信令状态的差异。指令使至少一个处理器向逻辑电路提供组合信号，该逻辑电路被配置为提供时钟信号作为其输出，其中组合信号中的脉冲使时钟信号被驱动到第一状态。指令使至少一个处理器向逻辑电路提供复位信号，其中复位信号通过延迟到第一状态的转变同时在无附加延迟的情况下传递从第一状态的转变而从时钟信号被导出。在传递时钟信号到第一状态的转变之后，从第一状态驱动时钟信号。
[0012]在本公开的各个方面，一种时钟恢复装置包括：用于生成组合信号的部件，该组合信号包括与响应于差信号中的转变而生成的转变脉冲相对应的脉冲，该差信号表示三线总线中的一对线的信令状态的差异。时钟恢复装置还包括用于将组合信号提供给逻辑电路的部件，该逻辑电路被配置为提供时钟信号作为其输出，其中组合信号中的脉冲使时钟信号被驱动到第一状态。时钟恢复装置还包括用于向逻辑电路提供复位信号的部件，其中复位信号通过延迟到第一状态的转变同时在无附加延迟的情况下传递从第一状态的转变而从时钟信号被导出。在传递时钟信号到第一状态的转变之后，从第一状态驱动时钟信号。
附图说明
[0013]图1描绘了在IC设备之间采用数据链路的装置，该装置根据可以包括C
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PHY协议的多个可用标准或协议之一选择性地进行操作。
[0014]图2图示了用于在IC设备之间采用数据链路的装置的系统架构，该装置根据多个可用标准之一选择性地进行操作。
[0015]图3图示了C
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PHY 3相发射器。
[0016]图4图示了C
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PHY 3相编码接口中的信令。
[0017]图5图示了C
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PHY 3相接收器。
[0018]图6是图示了C
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PHY 3相编码接口中的潜在状态转变的状态图。
[0019]图7是信号上升时间对C
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PHY解码器中的转变检测的本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种时钟恢复装置，包括：多个脉冲生成电路，其中每个脉冲生成电路被配置为响应于差信号中的转变而生成转变脉冲，所述差信号表示三线总线中的一对线的信令状态的差异；第一逻辑电路，被配置为提供组合信号，所述组合信号包括与从所述多个脉冲生成电路接收到的转变脉冲相对应的脉冲；第二逻辑电路，所述第二逻辑电路对所述组合信号中的脉冲进行响应，并且被配置为输出被用于对来自所述三线总线的信息进行解码的时钟信号，其中所述组合信号中的所述脉冲使所述时钟信号被驱动到第一状态；和非对称延迟电路，所述非对称延迟电路被配置为从所述时钟信号生成复位信号，其中所述复位信号是通过延迟到所述第一状态的转变同时在无附加延迟的情况下传递来自第一状态的转变来生成的，并且其中在由所述非对称延迟电路传递所述时钟信号到所述第一状态的转变之后从所述第一状态驱动所述时钟信号。2.根据权利要求1所述的时钟恢复装置，其中所述多个脉冲生成电路中的每一个包括：异或门，所述异或门被配置为接收关联的差信号和所述关联的差信号的延迟版本作为输入。3.根据权利要求2所述的时钟恢复装置，其中所述第一逻辑电路包括：逻辑门，所述逻辑门被配置为通过组合从每个脉冲生成电路中的所述异或门接收到的输出信号来提供所述组合信号。4.根据权利要求2所述的时钟恢复装置，其中所述多个脉冲生成电路中的每一个被配置为生成具有持续时间的转变脉冲，所述持续时间是基于针对所述第二逻辑电路所定义的最小时钟脉冲持续时间而配置的。5.根据权利要求2所述的时钟恢复装置，其中由所述多个脉冲生成电路中的每一个生成的脉冲的持续时间是可配置的。6.根据权利要求1所述的时钟恢复装置，其中由所述非对称延迟电路应用于到所述第一状态的转变的延迟的持续时间是可配置的。7.根据权利要求1所述的时钟恢复装置，其中所述非对称延迟电路包括上升沿延迟电路，所述上升沿延迟电路被配置为延迟从低逻辑状态到高逻辑状态的转变，并且还被配置为在无附加延迟的情况下传递从所述高逻辑状态到所述低逻辑状态的转变。8.根据权利要求1所述的时钟恢复装置，还包括：线状态解码器，所述线状态解码器被配置为基于所述时钟信号中提供的时序信息，来对来自所述三线总线的信令状态中的转变的符号进行解码。9.一种时钟恢复方法，包括：生成组合信号，所述组合信号包括与响应于差信号中的转变而生成的转变脉冲相对应的脉冲，所述差信号表示三线总线中的一对线的信令状态的差异；将所述组合信号提供给逻辑电路，所述逻辑电路被配置为提供时钟信号作为其输出，其中所述组合信号中的脉冲使所述时钟信号被驱动到第一状态；以及向所述逻辑电路提供复位信号，其中所述复位信号通过使到所述第一状态的转变延迟同时在无附加延迟的情况下传递从所述第一状态的转变而从所述时钟信号被导出，并且其中在传递所述时钟信号到所述第一状态的转变之后从所述第一状态驱动所述时钟信号。
10.根据权利要求9所述的时钟恢复方法，还包括：通过对第一差信号和所述第一差信号的延迟版本执行异或门功能来生成针对所述第一差信号的转变脉冲。11.根据权利要求9所述的时钟恢复方法，还包括：配置至少一个脉冲生成电路以提供具有持续时间的对应转变脉冲，所述持续时间是基于针对所述逻辑电路所定义的最小时钟脉冲持续时间的。12.根据权利要求9所述的时钟恢复方法，还包括：基于所述三线总线的操作条件来校准至少一个脉冲生成电路。13.根据权利要求9所述的时钟恢复方法，还包括：配置非对称延迟电路以选择被应用于到所述第一状态的转变的延迟的持续时间。14.根据权利要求13所述的时钟恢复方法，其中所述非对称延迟电路包括上升沿延迟电路，所述上升沿延迟电路被配置为延迟从低逻辑状态到高逻辑状态的转变，并且还被配置为在无附加延迟的情况下传递从所述高逻辑状态到所述低逻辑状态的转变。15.根据权利要求9所述的时钟恢复方法，还包括：将所述时钟信号提供给线状态解码器，所述线状态解码器被配置为基于所述时钟信号中提供的时序信息，来对来自所述三线总线的信令状态中的转变的符...

【专利技术属性】
技术研发人员：段营，J，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：