本发明专利技术的一个实施例公开了一种用于雷达系统的数据传输装置，包括：PCS发射模块、PCS接收模块、Serdes接口模块和模拟Serdes模块，其中，PCS发射模块接收预处理后的32bit数据，将其处理为16bit的并行数据；模拟Serdes模块在发射链路对16bit的并行数据进行串行化处理，后通过四对串行差分端口输出；在接收链路，模拟Serdes模块通过四对串行差分端口接收来自光纤的波形数据，解串化处理得到16bit的并行数据；PCS接收模块接收所述16bit并行数据，对其解析得到66bit有效数据块；Serdes接口模块接收雷达系统通过SPI接口发送的控制字信息，并对其解析后得到模拟Serdes模块的配置参数和上电初始化参数，按照模拟Serdes模块要求的接口时序完成对其的初始化操作和工作参数配置，使得模拟Serdes模块处于ready状态。使得模拟Serdes模块处于ready状态。使得模拟Serdes模块处于ready状态。
【技术实现步骤摘要】
一种用于雷达系统的数据传输装置
[0001]本专利技术涉及数据传输领域。更具体地，涉及一种用于雷达系统的数据传输装置。
技术介绍
[0002]SerDes是SERializer(串行器)/DESerializer(解串器)的简称，它是一种串行通信技术，通过时钟嵌入技术、点对点连接以及低电压差分信号技术来实现串行数据流的传输，能够达到很高的带宽和很远的传输距离。采用串行通信的方式不仅可以减少系统互连的复杂性，而且可以减小电路板尺寸，降低功耗，提高整个系统的可靠性。Serdes只利用一对传输线同时传递数据和时钟，把时钟嵌入到串行数据流中，避免了时钟歪斜的问题，因而能够达到Gbps以上。随着雷达带宽的不断提高和高速信号处理技术的发展，雷达系统对大批量数据传输的速度和效率有了更高的需求，现有的数字TR芯片已无法满足宽带雷达系统10Gbps及以上的高速数据传输要求。而在大多数雷达接收机中，采用FPGA的GTX高速串行收发器实现回波数据的传输，在大规模量产情况下，FPGA成本较高且占用面积较大。
技术实现思路
[0003]本专利技术目的在于提供一种用于雷达系统的数据传输装置，解决现有芯片无法满足高速数据传输需求的问题，克服FPGA芯片在大规模使用情况下带来的高成本、大面积的不足。通过对PCS编解码进行芯片化设计和对模拟Serdes IP核进行数模混合集成，在实现16Gbps传输速率情况下能够有效降低系统成本，减小芯片面积，同时具有低功耗、高集成度的优点。
[0004]为达到上述目的，本专利技术采用下述技术方案：
[0005]本专利技术公开了一种用于雷达系统的数据传输装置，包括：PCS发射模块、PCS接收模块、Serdes接口模块和模拟Serdes模块，其中，
[0006]所述PCS发射模块用于在发射链路接收雷达系统预处理后的32bit数据，将所述32bit数据处理为16bit的并行数据发送到模拟Serdes模块；
[0007]所述模拟Serdes模块在发射链路用于对所述16bit的并行数据进行串行化处理，后通过四对串行差分端口输出，通过光纤传输到后端的数字波束合成模块；在接收链路，所述模拟Serdes模块通过四对串行差分端口接收来自光纤的波形数据，并进行解串化处理得到16bit的并行数据并通过CDR技术恢复接收时钟，将所述16bit的并行数据发送到PCS接收模块；
[0008]所述PCS接收模块在接收链路接收所述16bit并行数据并对其进行解析得到带有同步头信息的66bit有效数据块；
[0009]所述Serdes接口模块接收雷达系统通过SPI接口发送的控制字信息，并对其进行地址数据解析后得到模拟Serdes模块的配置参数和上电初始化参数，并将其存储在寄存器中，按照模拟Serdes模块要求的接口时序完成对其的初始化操作和工作参数配置，使得模拟Serdes模块处于ready状态。
[0010]在一个具体实施例中，所述PCS发射模块包括：64/66B编码模块、扰码模块和第一Gearbox模块，其中，
[0011]所述64/66B编码模块用于对雷达系统预处理后的32bit数据进行编码，每两个32bit数据组成一个64bit数据，并在数据头部添加2bit同步头，编码为66bit的数据；
[0012]所述扰码模块用于对编码后的66bit的数据进行随机化处理；
[0013]所述第一Gearbox模块用于对随机化处理后的数据进行66/16bit的位宽转换和跨时钟域处理，并将得到的16bit的并行数据发送到模拟Serdes模块。
[0014]在一个具体实施例中，所述PCS接收模块包括：第二Gearbox模块、块同步模块、解扰模块和64/66B解码模块，其中，
[0015]所述第二Gearbox模块，用于接收来自所述模拟Serdes模块的16bit的并行数据，并对其进行16/66bit的位宽转换和跨时钟域处理，得到66bit数据；
[0016]所述块同步模块，用于对所述66bit数据进行滑窗处理比较同步头进行对齐，找出同步头的位置；
[0017]所述解扰模块是扰码模块的逆过程，用于对对齐后的数据进行解扰处理，当数据未对齐时，解扰模块不工作；
[0018]所述64/66B解码模块用于从解扰后的数据中通过同步头解出所需要的原始有效数据。
[0019]在一个具体实施例中，所述扰码模块通过伪随机序列对编码后的66bit的数据进行扰乱处理。
[0020]在一个具体实施例中，所述模拟Serdes模块包括：物理媒介适配层PMA和原始物理编码子层Raw PCS，其中，
[0021]所述PMA为模拟电路，包含4个独立的收发通道和1个支持模块；
[0022]所述Raw PCS为数字电路，用于在所述装置上电时完成对所述PMA各部分的校准算法，对PMA的自适应模式和策略进行控制，联合测试工作组标准接口JTAG控制，同时实现控制寄存器CR并行接口和JTAG间的寄存器仲裁，通过2选1完成对RAW PCS和PMA的寄存器读写操作。
[0023]在一个具体实施例中，所述收发通道用于完成对数据的串行化/解串化处理，并对每个通道进行幅度、速率控制、均衡调制、终端调谐和接收端时钟恢复；
[0024]所述支持模块为4个收发通道所共用，提供TX/RX的终端校准、偏置电压和锁相环MPLL发射时钟产生。
[0025]在一个具体实施例中，所述Serdes接口模块包括控制字解析模块、寄存器配置模块和上电初始化模块，其中，
[0026]所述控制字解析模块用于对接收到的控制字信息进行地址数据解析后得到模拟Serdes模块的配置参数和上电初始化参数；
[0027]所述寄存器配置模块用于对模拟serdes模块的工作参数进行配置和时序控制；
[0028]所述上电初始化模块用于对模拟serdes模块的上电顺序和复位状态进行操作控制。
[0029]在一个具体实施例中，所述扰码模块和解扰模块用于对每66bit数据除同步头外的64bit数据进行扰码和解扰处理。
[0030]在一个具体实施例中，所述块同步模块对输入的66bit数据的每相邻2位分别同时进行异或运算，得到66bit的检测结果，若在连续64个数据块的检测结果对应bit位相与后的66位数仍不为0，说明检测到同步头，完成对齐操作，从同步头位置开始每66bit数为一个有效数据块。
[0031]在一个具体实施例中，所述第一Gearbox模块通过一个66bit寄存器和一个64bit寄存器来读取异步FIFO中的数据，使用一个宽64bit的滑动窗口将输入的数据依次取出来，用33个64bit寄存器组对输入的数据进行保存，通过2个计数器计数分别控制33个寄存器组的数据输出选择和最终的16bit数据输出。
[0032]本专利技术的有益效果如下：
[0033]本专利技术基于高速Serdes IP核采用数模混合SOC设计方法对高速数据传输方法及装置进行集成化、芯片化设计，在大规模生本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种用于雷达系统的数据传输装置，其特征在于，包括：PCS发射模块、PCS接收模块、Serdes接口模块和模拟Serdes模块，其中，所述PCS发射模块用于在发射链路接收雷达系统预处理后的32bit数据，将所述32bit数据处理为16bit的并行数据发送到模拟Serdes模块；所述模拟Serdes模块在发射链路用于对所述16bit的并行数据进行串行化处理，后通过四对串行差分端口输出，通过光纤传输到后端的数字波束合成模块；在接收链路，所述模拟Serdes模块通过四对串行差分端口接收来自光纤的波形数据，并进行解串化处理得到16bit的并行数据并通过CDR技术恢复接收时钟，将所述16bit的并行数据发送到PCS接收模块；所述PCS接收模块在接收链路接收所述16bit并行数据并对其进行解析得到带有同步头信息的66bit有效数据块；所述Serdes接口模块接收雷达系统通过SPI接口发送的控制字信息，并对其进行地址数据解析后得到模拟Serdes模块的配置参数和上电初始化参数，并将其存储在寄存器中，按照模拟Serdes模块要求的接口时序完成对其的初始化操作和工作参数配置，使得模拟Serdes模块处于ready状态。2.根据权利要求1所述的装置，其特征在于，所述PCS发射模块包括：64/66B编码模块、扰码模块和第一Gearbox模块，其中，所述64/66B编码模块用于对雷达系统预处理后的32bit数据进行编码，每两个32bit数据组成一个64bit数据，并在数据头部添加2bit同步头，编码为66bit的数据；所述扰码模块用于对编码后的66bit的数据进行随机化处理；所述第一Gearbox模块用于对随机化处理后的数据进行66/16bit的位宽转换和跨时钟域处理，并将得到的16bit的并行数据发送到模拟Serdes模块。3.根据权利要求2所述的装置，其特征在于，所述PCS接收模块包括：第二Gearbox模块、块同步模块、解扰模块和64/66B解码模块，其中，所述第二Gearbox模块，用于接收来自所述模拟Serdes模块的16bit的并行数据，并对其进行16/66bit的位宽转换和跨时钟域处理，得到66bit数据；所述块同步模块，用于对所述66bit数据进行滑窗处理比较同步头进行对齐，找出同步头的位置；所述解扰模块是扰码模块的逆过程，用于对对齐后的数据进行解扰处理，当数据未对齐时，解扰模块不工作；所述64/66B解码模...
【专利技术属性】
技术研发人员：黄媛，门涛，
申请(专利权)人：北京无线电测量研究所，
类型：发明
国别省市：
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