MCMUSRSERDES中的通道之间的相位检测器命令传播制造技术

多芯片模块（MCM）包括MCM基板，以及至少数据产生IC（DPIC）和数据消耗IC（DCIC），其都安装在MCM基板上并通过至少包括第一嵌入式时钟数据通道和第二嵌入式时钟数据通道的高速总线相互连接。DCIC包括时钟数据恢复电路（CDR）和数据采样器。CDR被配置为从第一数据通道恢复数据和时钟，并输出相位校正信令。数据采样器被配置为通过以响应于从第一数据通道导出的相位校正信令的相位对第二数据通道进行采样来从第二数据通道恢复数据。来从第二数据通道恢复数据。来从第二数据通道恢复数据。

【技术实现步骤摘要】
MCM USR SERDES中的通道之间的相位检测器命令传播


[0001]本专利技术总体上涉及时钟和数据恢复(CDR)，尤其涉及多芯片模块(MCM)中的有效CDR实现。

技术介绍

[0002]多芯片模块(MCM)中的集成电路(IC)之间的通信通常是通过多个短点对点导线(超短距离或USR)以高比特率进行的。USR导线通常使用高速SERDES技术在多个通道中承载序列化数据。在某些应用中，不发送时钟信号，并且接收集成电路采用时钟数据恢复(CDR)技术从数据中恢复时钟。
[0003]在“A Digital Clock and Data Recovery Architecture for Multi
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Gigabit/s Binary Links(用于多个千兆位/秒二进制链接的数字时钟和数据恢复体系结构)”，Sonntag和Stonick，IEEE固态电路期刊，2006年8月第41卷第8期中，作者描述了一种基于使用数字组件替换通常的模拟CDR的元件、用于高速二进制链路的数字时钟和数据恢复(CDR)的通用架构。
[0004]Behzad DehlaghiJadid在2017年多伦多大学电气与计算机工程研究生系的博士学位论文“Parallel Ultra
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Short Reach Die
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to
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Die Links(并行超短距离裸片到裸片链接)”中描述了USR通信中通常使用的挑战和技术。
[0005]最后，美国专利8,149,979描述了多通道SERDES通信，其中时钟通道和多个数据通道从发送器发送到接收器，该接收器使用CDR电路提取输入时钟并将内部时钟锁定为提取的接收时钟。

技术实现思路

[0006]在此描述的本专利技术的实施方式提供了一种多芯片模块(MCM)，其包括MCM基板，以及至少数据产生IC(DPIC)和数据消耗IC(DCIC)，所述数据产生IC(DPIC)和数据消耗IC(DCIC)安装在所述MCM基板上并通过至少包括第一嵌入式时钟数据通道和第二嵌入式时钟数据通道的高速总线相互连接。DCIC包括时钟数据恢复电路(CDR)和数据采样器。CDR被配置为从第一数据通道恢复数据和时钟，并输出相位校正信令。数据采样器被配置为通过以响应于从所述第一数据通道导出的相位校正信令的相位对所述第二数据通道进行采样来从所述第二数据通道恢复所述数据。
[0007]在一些实施方式中，相位校正信令包括相位递增信号和相位递减信号。在实施方式中，数据采样器包括移相器和采样保持，该移相器被配置为响应于所述相位校正信令，将相位信令发送到所述采样保持，并且所述采样保持被配置为响应于所述相位信令对所述第二数据通道进行采样。
[0008]在一些实施方式中，CDR和采样器包括可配置为以第一配置和第二配置操作的电路的相应的第一实例和第二实例，使得在所述第一配置中，所述电路被配置为从数据通道恢复所述数据和所述时钟，并且在所述第二配置中，所述电路被配置为从对等电路接收所
述相位校正信令，并基于从所述对等电路接收的相位校正信令从所述数据通道恢复所述数据。在示例实施方式中，在所述第二配置中，所述电路还被配置为将所述相位控制信令传输到附加对等电路。在一个实施方式中，所述电路包括时钟恢复电路，所述时钟恢复电路在所述第一配置中被启用并且在所述第二配置中被禁用。在一个实施方式中，所述电路被配置为在所述第一配置中获取所述数据通道的初始时钟相位，然后基于接收到的相位校正信令，切换至所述第二配置并相对于所述对等电路跟踪时钟相位变化。
[0009]根据本专利技术的实施方式，还提供了一种多芯片模块(MCM)中的方法。该方法包括在数据产生IC(DPIC)和数据消耗IC(DCIC)之间在所述MCM中进行通信，所述数据产生IC(DPIC)和数据消耗IC(DCIC)都安装在所述MCM基板上，并且通过至少包括第一嵌入式时钟数据通道和第二嵌入式时钟数据通道的高速总线相互连接。使用时钟数据恢复电路(CDR)从所述DCIC中的第一数据通道恢复数据和时钟，以便输出相位校正信令。通过以响应于从所述第一数据通道导出的相位校正信令的相位对所述第二数据通道进行采样，使用数据采样器从所述DCIC中的第二数据通道恢复所述数据。
[0010]通过下面结合附图对实施方式的详细描述，可以更全面地理解本专利技术，其中：
附图说明
[0011]图1是示意性地示出了根据本专利技术的实施方式的、在多芯片模块(MCM)中的两个集成电路之间的超短距离(USR)通信的框图；
[0012]图2是示意性地示出了根据本专利技术的实施方式的、来自数据消耗集成电路(DCIC)的两个数据通道的时钟和数据恢复的框图。
[0013]图3是示意性地示出了根据本专利技术的实施方式的、用于CDR和相邻采样器中的时钟和数据恢复的方法的流程图；以及
[0014]图4是示意性地示出了根据本专利技术的实施方式的、使用相同的CDR单元的省电时钟和数据恢复的框图。
具体实施方式
[0015]概述
[0016]术语多芯片模块(MCM)通常是指一种电子组件，其包括多个集成电路(IC)和/或分立组件，这些组件集成在单个器件封装中，通常在同一基板上。MCM的IC之间的通信是在短距离上完成的，有时也称为超短距离(USR)通信。有时将USR也称为高速总线。
[0017]在高性能MCM中(例如在网络元件中使用的MCM)，MCM的IC之间的通信可能会很快，并且通常由耦合到物理层(PHY)单元并且在专用的USR点对点导线上传输高速数据的专用串行器/解串器(SERDES)电路执行。在下文中，将发射数据的IC称为数据产生IC(DPIC)，将在专用USR导线上接收数据的IC称为数据消耗IC(DCIC)。
[0018]高速数据传输介质可以包括多个通道，每个通道通常包括串行发射符号的平衡差分导线对。参考时钟可以在单独的通道中发射，也可以不发送。
[0019]常规地，可以在DCIC处使用时钟数据恢复(CDR)电路来从每个通道恢复数据和时钟。CDR将参考时钟与传入数据流上的跃迁进行相位对齐(“时钟恢复”)，然后使用恢复的时钟或其移位版本对传入数据信号进行采样(“数据恢复”)。
[0020]然而，相位对准(也称为“锁定”)电路相对复杂且耗电。当实施多个通道时，添加到DCIC的额外功率和面积可能会很大。
[0021]本文公开的本专利技术的实施方式提供了用于MCM的DCIC集成电路中的多通道USR通信中的功率和面积有效的时钟和数据恢复的装置和方法。
[0022]在一些实施方式中，输入到DCIC的通道是短的，并且在延迟和/或干扰方面匹配良好；因此，通道之间的相位差很小，并且在某些情况下，通道间的相位差可能会被忽略。在其他实施方式中，相位差可以是很大的，但是随着时间的流逝，相位差的变化可以被忽略；从初始相位开始的相位差的变化将被称为“相位变化”。
[0023]在实施方式中，相邻通道的相位变化之间的差异小到足以被忽本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多芯片模块（MCM），包括：MCM基板；和至少数据产生IC（DPIC）和数据消耗IC（DCIC），所述数据产生IC（DPIC）和数据消耗IC（DCIC）安装在所述MCM基板上，并通过至少包括第一嵌入式时钟数据通道和第二嵌入式时钟数据通道的高速总线相互连接；其中所述DCIC包括：时钟数据恢复电路（CDR），其被配置为从所述第一数据通道恢复数据和时钟，并输出相位校正信令；和数据采样器，其被配置为通过以响应于从所述第一数据通道导出的所述相位校正信令的相位对所述第二数据通道进行采样来从所述第二数据通道恢复所述数据。2.根据权利要求1所述的MCM，其中所述相位校正信令包括相位递增信号和相位递减信号。3.根据权利要求1所述的MCM，其中所述数据采样器包括移相器和采样保持，所述移相器被配置为响应于所述相位校正信令，将相位信令发送到所述采样保持，并且所述采样保持被配置为响应于所述相位信令对所述第二数据通道进行采样。4.根据权利要求1所述的MCM，其中所述CDR和所述采样器包括可配置为以第一配置和第二配置操作的电路的相应的第一实例和第二实例，其中：在所述第一配置中，所述电路被配置为从数据通道恢复所述数据和所述时钟，以及在所述第二配置中，所述电路被配置为从对等电路接收所述相位校正信令，并基于从所述对等电路接收的所述相位校正信令从所述数据通道恢复所述数据。5.根据权利要求4所述的MCM，其中在所述第二配置中，所述电路还被配置为将所述相位控制信令传输到附加对等电路。6.根据权利要求4所述的MCM，其中所述电路包括时钟恢复电路，所述时钟恢复电路在所述第一配置中被启用并且在所述第二配置中被禁用。7.根据权利要求4所述的MCM，其中所述电路被配置为在所述第一配置中获取所述数据通道的初始时钟相位，然后基于接收到的相位校正信令，切换至所述第二配置并相对于所述对等电路跟踪时钟相位变化。8.一种多芯片模块（MCM）中的方法，所述...

【专利技术属性】
技术研发人员：奥梅尔，
申请(专利权)人：迈络思科技有限公司，
类型：发明
国别省市：