基于时间寄存器的交错式流水线型时间数字转换器电路制造技术

本发明专利技术公开了一种交错式流水线型时间数字转换器(TDC)，其主要包括输入脉冲/控制信号发生器(1)、子流水线模块(2～5)，延时链型时间数字转换器模块(6,7)，数字误差校准模块(8)、控制开关(S1,S2)和数据传输总线，其中模块(1)用来产生待测量的时间脉冲T

【技术实现步骤摘要】
基于时间寄存器的交错式流水线型时间数字转换器电路


[0001]本专利技术是数模混合集成电路
范围，涉及一种基于时间寄存器的交错式流水型时间数字转换器电路设计。
[0002]背景内容
[0003]市面上常见TDC(时间数字转换器)结构有计数型时间数字转换器、延迟链时间数字转换器(快闪型)、游尺延时链型时间数字转换器、环形时间数字转换器等，其中快闪型TDC由延迟链和边沿比较器量化两路输入信号上升沿的时间间隔，该TDC的电路结构简单，结构转换速度快，但量化精度受限于器件的最小门级延时，无法达到亚门级精度，大大限制了快闪型TDC的应用范围，流水线型TDC脱产于快闪型TDC,该种TDC突破了一个反相器延迟时间的限制，可以达到1ps以下，达到了高精度的要求。
[0004]图1给出一种现有的基于时间寄存器的流水线型TDC电路，其主要由输入脉冲/时钟发生器模块、第一阶子流水线模块、第二阶子流水线模块、第三阶子流水线模块、第四阶延时链模块和数字误差校准模块构成。原始输入待测信号T
IN
和T
REF
经脉冲/时钟发生器后，产生对应脉冲宽度的测量脉冲信号T
P
，以及控制个子TDC模块协同工作的CLK时钟信号。其中第一阶子流水线模块和第三阶子流水线模块在时钟信号CLK的控制下同步工作；第三阶子流水线模块和最后一阶延时链型子TDC模块在时钟信号的控制下同步工作。其中CLK和是相位相差180
°
的同周期信号。待测时间信号T
P
在CLK时钟的控制下经第一阶子流水线模块进行粗量化，经第一阶子流水线模块量化后的二进制码传递给数字误差校准模块，同时经第一阶子流水线模块量化后的时间残差的互补时间量输入至下一阶子流水线模块，也即第二阶子流水线模块。第二阶子流水线模块采用同样的方法和原理对上一阶输出的放大后的互补时间量进行再次量化，依次递进，直到最后一级子流水线模块输出量化数值二进制码，给数字误差校准模块，并将此级产生的时间残差的互补时间量经放大后传递给延时链型TDC模块，最后经量化后的输出二进制码传递给数字误差校准模块。值得说明的是，第一阶和第三阶子流水线模块不同工作，第二阶和第四阶子时间数字转换器模块同步工作，第一阶和第三阶子流水线模块在测量时，第二阶和第四阶子时间数字转换器模块则在进行复位操作；反之亦然。
[0005]上述传统流水线型时间数字转换器存在一下几方面的缺点：第一，在将两个上升沿间的时间差转换为相应宽度的脉冲信号时，总是无法保证产生的时间脉冲其宽度等于两上升沿间的真实时间差；第二，时间脉冲信号在经逻辑门传输时，由于其对信号上升沿和下降沿的响应曲线不同，以及在经时间放大的放大过程中，由于时间放大器的非理想性，不可避免的会使得想要的时间信号脉宽宽度偏离理想值；第三，由于当start和stop信号上升沿间的间隔很小时，无法产生相应的脉冲信号，因此需要实现在start和stop信号间插入一个固定的延时单元；第四，即使在子TDC模块完成一次输入时间量化，并经DTC选通了某一相应开关的情况下，当Trigg信号到来产生所需的量化时间余量时，延时链上的高电平Set信号不仅会经过这个开关传输至异或门的一个输入端，同时也还会继续沿着延时链往后传播，这无疑会显著增大电路的动态功耗；第五，该流水线型TDC自身不具备抗PTV的鲁棒性，又没
有相应的测量校准机制，因而很难实现实际的应用价值。

技术实现思路

[0006]为了消除因器件失配和放大器的非理想引起的测量误差，提高该时间数字转换器系统的测量分辨率，以及降低子流水线模块的动态功耗。本专利技术在传统流水线型TDC的基础上，采用交错结构代替直线式结构，实现了一种具有高性能的基于时间寄存器的交错式流水线型时间数字转换器电路。
[0007]为实现上述目的，本专利技术包输入脉冲/控制信号发生器模块1、第一阶子流水线模块2、第二阶子流水线模块3、第三阶子流水线模块4、第四阶子流水线模块5、第一延时链型数字转换器模块6、第二延时链型数字转换器模块7、数字误差校准模块8以及两个控制开关S1，S2和数据总线；
[0008]所述输入脉冲/控制信号发生器模块1，其设有两个输入端和三个输出端；其中第一输入端连接输入信号T
IN
，第二输入端连接输入信号T
REF
；第一输出端输出脉冲信号T
S
，第二输出端输出脉冲信号T
P
，第三输出端输出控制信号Ctrl；通过对输入信号T
S
和T
P
的测量，间接实现对输入信号T
IN
和T
REF
时间差ΔT的测量，它们之间存在以下关系ΔT＝T
S
‑
T
P
；其中脉冲信号T
P
是一脉宽固定且已知的脉冲信号T
P
，其可用来实现对该交错式流水线型TDC最低有效位的校准；
[0009]所述第一阶子流水线模块2，其设有两个输入端和两个输出端；其中第一输入端连接输入脉冲/控制信号发生器模块1第一输出端，用于接收待测量信号T
S
，或根据第二控制开关S2的连接情况，连接第四阶子流水线模块5的第一输出端，用于接收第四阶子流水线模块5输出的放大后的互补量化残余；第二输入端连接输入脉冲/控制信号发生器模块1的第三输出端，接收控制信号Ctrl；第一输出端输出放大后的互补量化残余，第二输出端连接至送往数字误差校准模块8的数据总线；
[0010]所述第二阶子流水线模块3，其设有两个输入端和两个输出端；其中第一输入端连接第一阶子流水线模块2第一输出端，接收第一阶子流水线模块2输出的放大后的互补量化残余；第二输入端连接输入脉冲/控制信号发生器模块1的第三输出端，接收控制信号Ctrl；第一输出端输出放大后的互补量化残余，第二输出端连接至送往数字误差校准模块8的数据总线；
[0011]所述第三阶子流水线模块4，其设有两个输入端和两个输出端；其中第一输入端连接输入脉冲/控制信号发生器模块1第二输入端，接收待测脉冲信号T
P
，或根据第一控制开关S1的连接情况，连接第二阶子流水线模块3第一输出端，接收第二阶子流水线模块3输出的放大后的互补量化残余；第二输入端连接输入脉冲/控制信号发生器模块1的第三输出端，接收控制信号Ctrl；第一输出端连接至第四阶子流水线模块5的第一输入端，第二输出端连接至送往数字误差校准模块8的数据总线；
[0012]所述第四阶子流水线模块5，其设有两个输入端和两个输出端；其中第一输入端连接至第三阶子流水线模块4第一输出端，接收第三阶子流水线模块4输出的放大后的互补量化残余，第二输入端连接至输入脉冲/控制信号发生器模块1的第三输出端，接收控制信号Ctrl；第一输出端输出放大后的互补量化残余，第二输出端连接至送往数字误差校准模块8的数据总线。
[0013]上述的第一阶子流水线模块2、第二阶子流水线模块3、第三阶子流水线模块4、第四阶子流本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于时间寄存器的交错式流水线型时间数字转换器电路，其特征包括：输入脉冲/控制信号发生器模块(1)、第一阶子流水线模块(2)、第二阶子流水线模块(3)、第三阶子流水线模块(4)、第四阶子流水线模块(5)、第一延时链型数字转换器模块(6)、第二延时链型数字转换器模块(7)、数字误差校准模块(8)以及两个控制开关(S1，S2)和数据总线；所述输入脉冲/控制信号发生器模块(1)，其设有两个输入端和三个输出端；其中第一输入端连接输入信号T
IN
，第二输入端连接输入信号T
REF
；第一输出端输出脉冲信号T
S
，第二输出端输出脉冲信号T
P
，第三输出端输出控制信号Ctrl；通过对输入信号T
S
和T
P
的测量，间接实现对输入信号T
IN
和T
REF
时间差ΔT的测量，它们之间存在以下关系ΔT＝T
S
‑
T
P
；其中脉冲信号T
P
是一脉宽固定且已知的脉冲信号T
P
，其可用来实现对该交错式流水线型TDC最低有效位的校准；所述第一阶子流水线模块(2)，其设有两个输入端和两个输出端；其中第一输入端连接输入脉冲/控制信号发生器模块(1)第一输出端，用于接收待测量信号T
S
，或根据第二控制开关S2的连接情况，连接第四阶子流水线模块(5)的第一输出端，用于接收第四阶子流水线模块(5)输出的放大后的互补量化残余；第二输入端连接输入脉冲/控制信号发生器模块(1)的第三输出端，接收控制信号Ctrl；第一输出端输出放大后的互补量化残余，第二输出端连接至送往数字误差校准模块(8)的数据总线；所述第二阶子流水线模块(3)，其设有两个输入端和两个输出端；其中第一输入端连接第一阶子流水线模块(2)第一输出端，接收第一阶子流水线模块(2)输出的放大后的互补量化残余；第二输入端连接输入脉冲/控制信号发生器模块(1)的第三输出端，接收控制信号Ctrl；第一输出端输出放大后的互补量化残余，第二输出端连接至送往数字误差校准模块(8)的数据总线；所述第三阶子流水线模块(4)，其设有两个输入端和两个输出端；其中第一输入端连接输入脉冲/控制信号发生器模块(1)第二输入端，接收待测脉冲信号T
P
，或根据第一控制开关S1的连接情况，连接第二阶子流水线模块(3)第一输出端，接收第二阶子流水线模块(3)输出的放大后的互补量化残余；第二输入端连接输入脉冲/控制信号发生器模块(1)的第三输出端，接收控制信号Ctrl；第一输出端连接至第四阶子流水线模块(5)的第一输入端，第二输出端连接至送往数字误差校准模块(8)的数据总线；所述第四阶子流水线模块(5)，其设有两个输入端和两个输出端；其中第一输入端连接至第三阶子流水线模块(4)第一输出端，接收第三阶子流水线模块(4)输出的放大后的互补量化残余，第二输入端连接至输入脉冲/控制信号发生器模块(1)的第三输出端，接收控制信号Ctrl；第一输出端输出放大后的互补量化残余，第二输出端连接至送往数字误差校准模块(8)的数据总线；所述第一延时链型数字转换器模块(6)，其设有两个输入端和一个输出端；其中第一输入端根据第一控制开关S1的连接情况，要么连接第二阶子流水线模块(3)的第一输出端，接收第一阶子流水线模块(2)输出的放大后的互补量化残余，要么断开，第二输入端连接输入脉冲/控制信号发生器模块(1)的第三输出端，接收控制信号Ctrl；输出端连接至送往数字误差校准模块(8)的数据总线；所述第二延时链型数字转换器模块(7)，其设有两个输入端和一个输出端；其中第一输入端根据第二控制开关S2的连接情况，要么连接至第四阶子流水线模块(5)的第一输出端，
接收第四阶子流水线模块(5)输出的放大后的互补量化残余，要么断开，第二输入端连接至输入脉冲/控制信号发生器模块(1)的第三输出端，接收控制信号Ctrl；输出端...

【专利技术属性】
技术研发人员：来新泉，刘明明，夏修炼，李继生，李文岑，
申请(专利权)人：西安水木芯邦半导体设计有限公司，
类型：发明
国别省市：