集成电路中的高频放大器制造技术

本发明专利技术涉及一个集成电路放大器，该放大器被设计为在１到几ＧＨｚ频段内提供几百毫瓦功率的放大信号。该放大器的末级包括两个以差分模式接收待放大信号的信号放大输入端（Ｅ和Ｅ′）和四个具有相同传导类型的主晶体管，每个主晶体管有一个基极、一个发射极和一个集电极，该四个主晶体管包括一个以共发射极配置的方式安装的第一晶体管或输出晶体管（Ｑ１），其集电极与集成电路的输出端Ｓ相连，以电压跟随配置的方式安装在端点Ｅ和输出晶体管（Ｑ１）基极之间的第二个晶体管（Ｑ２），以共发射极配置的方式安装的第三晶体管（Ｑ３），其集电极与输出晶体管（Ｑ１）的基极相连，以电压跟随配置的方式安装的晶体管（Ｑ４），其基极与端点Ｅ′相连，其发射极与第三晶体管（Ｑ３）的基极相连，该集成电路还包括与第一晶体管（Ｑ１）的基极相连的第一电流源（Ｍ２）和与第三晶体管（Ｑ３）的基极相连的第二电流源（Ｍ４）。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及作为硅集成电路制成的放大器，通过利用至少20到30dB的增益和足够的效率(如，大于30％)来放大输入信号，该放大器能够在大约1GHZ或更高频率上提供几百毫瓦量级的功率电平。
技术介绍
该放大器主要用于低功率射频传输，低功率射频传输使用尽可能便宜的超小型电路。为了使该放大器的尺寸最小，使用与很小数目的外部元件相连的单集成电路来制造放大器比较可取。实际上，外部元件的存在是一个成本因素，不仅因为外部元件本身的成本及其安装成本，而且主要是因为集成电路上必须提供附加引线，以单独将外部元件与放大器内的端点相连。工作于射频的放大器一般需要多个放大级，以及通常各级之间的阻抗匹配电感和电容。在所考虑的射频(从大概1GHZ到几GHZ)上，这些电感和电容太大，而不能合并到硅集成电路芯片中。因此，通常有必要提供带有专用引线的集成电路，该专用引线连接用于各级间阻抗匹配的外部的电容和电感。
技术实现思路
因此，本专利技术的一个目的是提出一种射频放大电路，该射频放大电路不需要各放大级间的阻抗匹配电容或电感。为此，提出了一种集成电路，其包括一个放大器，该放大器的末级包括两个以差分模式接收待放大信号的信号放大输入端E和E′，；和四个相同传导类型的主晶体管，其中每个都具有一个基极、一个发射极和一个集电极，该四个主晶体管包括以共发射极配置的方式安装的第一个晶体管或输出晶体管，其集电极与该集成电路的一个输出端口相连；以电压跟随配置的方式安装在端点E和输出晶体管间的第二晶体管；以共发射极配置的方式安装的第三晶体管，其集电极与输出晶体管的基极相连；以电压跟随配置的方式安装的第四晶体管，其基极与端点E′相连，且其发射极与第三晶体管的基极相连，该集成电路还包括一个与第一晶体管的基极相连的第一电流源和与第三晶体管的基极相连的第二电流源。在输出晶体管的上行线路不采用阻抗匹配电感和电容，而使用一个具有两个相同极性的晶体管(第二和第三晶体管)的以推挽级方式工作的电路。如果上述晶体管是双极晶体管，则本专利技术的应用更具有优势。但是，也可以考虑采用MOS场效应晶体管的实现，并且在这种情况下，为了通过使用双极晶体管的简单词汇给出本专利技术的一个通用定义，可以认为术语基极、发射极和集电极分别对应于MOS晶体管的栅极、源极和漏极。优选地，第一晶体管的尺寸是第三晶体管尺寸的N倍，第二晶体管尺寸同样是第四晶体管尺寸的N倍，第一电流源和第二电流源提供相同比率N的电流。优选地，提供一个第五晶体管，其基极由一个固定电压来偏置，其发射极经由一个电阻与地相连，其集电极与第三晶体管的基极和第四个晶体管的发射级相连。第五晶体管的尺寸优选为第三个晶体管尺寸的N分之一。比率N要选择为比较高，比如8或16，以按照相同的比率减少第二、第三、第四和第五晶体管的尺寸以及它们的静电流，第一晶体管的尺寸由所需的输出电流决定，进而由所需的输出功率来决定。更优选地，根据本专利技术的放大器包括两个相同的半级放大器，该半级放大器由相同但反相的差分输入电压控制。该集成电路具有两个输出端，每个输出端以反相方式提供所需输出功率的一半。可以在集成电路外部用一个耦合电路来合并这些输出，该耦合电路将这两个输出端提供的电流转换成同相(in phase)，并且必要时匹配其阻抗，然后将它们进行合并。根据本专利技术的集成电路可以包括除输出放大器之外的其它元件。在具体应用中，该集成电路是一个频率合成器，该频率合成器包括一个频率受控的振荡器和放大器。该频率合成器产生一个所需的射频频率，将其放大，然后以几百毫瓦的功率电平将其提供给输出端。附图简述在读完下面结合附图作出的详细描述后，本专利技术的其它特征和优点将变得明显，其中附图说明图1是根据本专利技术的放大器的示意图；图2示出了通过连接两个反相工作的放大级而产生的放大器，该两个放大级的输出端通过一个混合耦合器耦合。最佳实施方式图1示出了按照本专利技术的放大器的末级。放大器的各前级，如果有，由于不会产生特别的问题，因此不进行描述。它们在末级的两个输入端E和E′之间为末级提供待放大的差分信号。输入端E和E′的电压在共模电压Vmc附近反相变化，该共模电压由末级之前的那级的输出偏置来定义。放大器的末级主要包括四个晶体管Q1到Q4，其连接和功能已经进行了描述。优选地，放大器的末级还包括一个第五辅助晶体管Q5。这里描述的优选实施例中，所使用的集成电路技术是混合双极CMOS技术(BiCMOS技术)。在这种情况下，五个晶体管Q1到Q5是双极晶体管。只有在其中所使用的技术是纯MOS或CMOS的情况下，这五个晶体管才有必要是场效应晶体管。第一晶体管Q1是放大器的输出晶体管。其集电极与集成电路的输出引线S相连。该晶体管以共发射极配置的方式(通过基极控制，发射级经由电阻R1与电路的地M相连，在集电极上输出)安装。由第二晶体管Q2的发射极和第三晶体管Q3的集电极同时控制晶体管Q1的基极。当E的输入电压增加而E′的电压下降时，第二晶体管Q2将一个增加的输入电流提供给输出晶体管Q1的基极。否则，换言之，当E的输入电压下降而E′点的电压增加时，第三晶体管Q3从输出晶体管Q1的基极获取一个增加的电流。第二晶体管Q2的基极直接与输入端E相连。晶体管Q2以跟随配置的方式(从基极输入，从发射极输出，集电极优选直接与一个正电源Vcc相连)安装。其发射极直接与输出晶体管Q1的基极相连。第三晶体管Q3以共发射极配置的方式(通过基极控制，发射极通过电阻R3与地M相连，集电极的输出与输出晶体管Q1的基极相连)安装。该第三晶体管的基极与第四晶体管Q4的发射极相连，并由后者控制。第四晶体管Q4以跟随配置的方式(从基极输入，从发射极输出，集电极与电源Vcc相连)安装。其基极与输入端E′相连。其发射极与第三晶体管Q3的基极相连。为了使晶体管Q2和Q4正确地工作，在电压跟随配置方式，晶体管Q2和Q4的发射极将优选分别通过各自恒定的电流源与地M相连。每个电流源优选分别包括一个MOS晶体管。对于晶体管Q2，其电流源是一个MOS晶体管M2，该MOS管M2连接在晶体管Q2的发射极和地M之间，并提供电流I2；该晶体管M2的基极由一个恒定的电压Vgn控制；对于晶体管Q4，其电流源是一个MOS晶体管M4，该MOS管M4连接在晶体管Q4的发射极和地M之间，并提供电流I4；晶体管M4的基极也是由与晶体管M2相同的电压Vgn控制。晶体管M2与M4同位相似(homothetic)，这样，电流I2与I4的比率就和晶体管M2与M4的尺寸的比率相同。晶体管M2和M4也可以是双极晶体管。该集成电路根据下面阐述的方式工作。对于待放大的差分信号的正半周期(采用如下的正信号参考相对于共模电位Vmc，输入端E为高电压，输入端E′为低电压)，输出晶体管Q1趋于经由跟随晶体管Q2导电。同时，晶体管Q4趋于截止，晶体管Q3中的电流下降，因此不阻止输出晶体管导电性的增加。在待放大信号的负半周期，情况有所不同。当E的电压下降，E′的电压上升时，输出晶体管Q1的基极电流趋于降低且晶体管Q1的集电极电流也降低。晶体管Q1的输入电容比较高，并趋于阻止Q1基极电流的下降。但是，晶体管Q3正因为晶体管Q4对它的控制而有更好的导电性，Q3的出现有助于减少晶体管Q1的基极电流。端点E和E′电压随其变化的共模电压V本文档来自技高网...

【技术保护点】
一种集成电路，包括一个放大器，该放大器的末级包括两个以差分模式接收待放大信号的信号放大输入端Ｅ和Ｅ′；和四个相同传导类型的主晶体管，每个主晶体管有一个基极、一个发射极和一个集电极，其中该四个主晶体管包括一个以共发射极配置的方式安装的第一晶体管或输出晶体管（Ｑ１），其集电极与该集成电路的一个输出端（Ｓ）相连，一个以电压跟随配置的方式安装在端点Ｅ和输出晶体管（Ｑ１）的基极之间的第二晶体管（Ｑ２），一个以共发射极配置的方式安装的第三晶体管（Ｑ３），其集电极与输出晶体管（Ｑ１）的基极相连，一个以电压跟随配置的方式安装的第四晶体管（Ｑ４），其基极与端点Ｅ′相连，其发射极与第三晶体管（Ｑ３）的基极相连，该集成电路还包括与第一晶体管（Ｑ１）的基极相连的第一电流源（Ｍ２）以及与第三晶体管（Ｑ３）的基极相连的第二电流源（Ｍ４）。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：让弗朗索瓦德布鲁，
申请(专利权)人：E二V半导体公司，
类型：发明
国别省市：FR[法国]